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Hazard5

VHDL

5-stage RISC-V CPU, originally developed for RISCBoy

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RISCBoy

C++

Portable games console, designed from scratch: CPU, graphics, PCB, and the kitchen sink

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Hazard3

VHDL

3-stage RV32IMACZb* processor with debug

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reCamera-OS

Python

upstream: https://github.com/sophgo/sophpi/tree/sg200x-evb

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OSHW-reCamera-Series

Python

Define the Most Advanced AI Camera The open-source, modular design, and programmable system to build your next vision AI project

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NPUCore forked from echodjx/NPUCore

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PLCT-Weekly

每个月1号和16号，[PLCT开源进展] 半月刊更新最新工作进展 - https://www.zhihu.com/column/plct-lab

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OpenGADL-Model

Python

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OpenGADL-Data

Python

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OpenGADL-Model-Pro

Python

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My_pictures

Python

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GNRchip

JavaScript

forked from SIGer/1023

JavaScript

技术是立身之本，能完成一个世界级的作品是每个技术人的梦想，王璞老师就是这样一位尊敬的前辈，值得同学们学习。本仓以他分享的开源芯片学习的路线图为基础，探讨如何能让芯片教育赋能给每一位年轻人，不只是一个OFFER，而是一个锦绣前程。

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OpenICE

Verilog

开源FPGA开发板-OpenICE 介绍及抽奖 原创 碎碎思 OpenFPGA 2020-07-23 08:14 首先呢，先强调一遍，我做板子不是为了挣钱，因为国内目前的形式比较严峻，只是为了体验一下开源的工具和环境，也为了后人能对FPGA有个新的认识，所以不会触碰到任何人的蛋糕。 ...

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iEDA

C++

forked from OSCC/iEDA

C++

从 Netlist 到 GDS 的开源芯片设计 EDA 平台

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arduFPGA-assembler

Verilog

This assembler is intended to run on arduFPGA game console and arduFPGA development board, but with some changes will be able to fit into an

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YadanArduino forked from VeriMake/YadanArduino

使用Arduino IDE 开发YADANSoC

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tinyriscv

Verilog

forked from liangkangnan/tinyriscv

Verilog

一个从零开始写的极简、非常易懂的RISC-V处理器核。

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RV-LINK

C

forked from bh6bao/RV-LINK

C

用RISC-V开发板实现的RISC-V仿真器。

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YADANSoC forked from VeriMake/YADANSoC

基于YADAN Core设计的SoC

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YADAN-Board forked from VeriMake/YADAN-Board

YADAN 项目 资料仓库