一个从零开始写的极简、非常易懂的RISC-V处理器核。
计算机基础实战第一季
基于RISC-V的单周期CPU设计
Verilog modules required to get the OV7670 camera working
Verilog implementation of multi-stage 32-bit RISC-V processor
最近一年贡献：0 次
最长连续贡献：0 日
最近连续贡献：0 日
贡献度的统计数据包括代码提交、创建任务 / Pull Request、合并 Pull Request，其中代码提交的次数需本地配置的 git 邮箱是 Gitee 帐号已确认绑定的才会被统计。