简易的RISC-V五级流水线标量处理器：CK_RISCV； 支持RV32I指令集，使用Veriog编写，简单易懂； 参照公司研发环境，设计一套规范的设计与验证环境；

顺序2发射RV64G核心

三种哈希表的Verilog硬件实现结构

基于MIPS32架构设计标量单核多周期五级流水处理器RoLa 项目原型：OpenMIPS

基于Verilog HDL开发的RISCV-CPU,支持miniRV-1指令集的SoC设计, 支持能处理冲突的五级流水线RISCV-CPU和数码管、LED灯等外设.

This is a tiny soc with tiny 8bit cpu

大二计算机组成原理课设，使用Verilog硬件描述语言实现MIPS处理器基本功能，包括MIPS单周期处理器、MIPS多周期处理器以及简单的中断设计

本项目为第一代100M练手交换机：仅支持简单数据转发功能，MII接口; 已全部完成，第一代仅支持最普通的数据交换功能 目前已开启第二代1000M交换机项目—Atom：支持多种市场化功能，与商业交换机更接近，功能更丰富 有需要的可以在gitee中搜索atom关注

利用xdma ip 实现了pcie传输视频数据上传到pc，实现了qt显示视频数据

Three Verilog codes file to implement simple state machine by output 1s

FPGA学习过程中的代码文件。

openmips的学习代码

这是南方科技大学CS202/214计算机组成原理课程的大作业——实现一个CPU。 This is the project assignment of cs202 / 214 Computer Organization course of Southern University of Science and Technology， which is to manufacture a CPU.

Verilog实现CPU设计

毕业后，自学微机原理相关内容，设计了基于RISCV指令集的一个五级流水线结构的CPU。由于是初次设计这样大规模的工程的缘故，加上又需要赶紧拿出阶段性成果的缘故，本设计暂时还未能实现状态寄存器和中断跳转的控制系统模块。