一个从零开始写的极简、非常易懂的RISC-V处理器核。
视频旋转(2019FPGA大赛),该作品最终晋级决赛,并获得紫光同创企业特别奖。
Verilog常用基础CBB,包括异步处理,FIFO,AMBA,数学运算,仲裁器,ECC,CRC,PRBS,NCO,regs,SPI,I2C,PID,FIR等。
包含3个独立模块:UART接收器、UART发送器、UART交互式调试器。
OpenTSN4.0开源项目的新特性:(1)交换平面深度解耦,硬件代码由TSS(时间敏感交换),TSE(时间敏感端),HCP(硬件控制点)和OEM(Opensync MAC)实现。(2)集成了TSN硬件测试工具流量规划生成器TSNBuilder、TSN流量测试仪,用户可根据需要运行OpenTSN4.0交换机、网卡、控制器来进行实验验证。
集合包含所有和FengLin-I开源TSN芯片相关的设计规范文档
一个基于 RISC-V 指令集的 CPU 实现(成功移植到野火征途 PRO 开发板),以及从零开始写一个基于 RISC-V 的 RT-Thread~
我的数字IC厂库:Verilog HDL; System Vreilog; UVM; ModelSim; Quartus II;