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courageheart/STM1x1E1x21

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courageheart/ethernet

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courageheart/log2pipelined

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courageheart/AHB_GEN_201

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courageheart/dma_controller

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courageheart/litex-SOCbuilder

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courageheart/SOFA-Plus-eFPGA

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courageheart/DSLogic-hdl

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courageheart/ADPLL_base_Verilog

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courageheart/SM2_core forked from ljgibbs/SM2_core

国密 SM2 椭圆曲线加解密算法的硬件 IP，RTL 采用 Verilog 开发。

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courageheart/SM3_core forked from ljgibbs/SM3_core

国密 SM3 杂凑算法的硬件 IP，RTL 采用 Verilog 开发，测试平台使用 SystemVerilog 语言。

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courageheart/HDLGen forked from wilson_chen/HDLGen

HDLGen是一个HDL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持Perl的扩展API(Python API扩展目前还不支持)，通过内嵌script和API来减少手动工作、提高开发效率、降低出错几率。

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courageheart/yuheng-riscv-soc forked from DENGCHOW/yuheng-riscv-soc

玉衡是一款从零开始写的 RISC-V 内核的处理器，基于 Verilog 硬件设计语言实现，五级流水线设计，支持 RV32IMFD 指令集，支持中断，支持 RT-Thread Nano 3.1.5

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courageheart/yanfuti_icc2_block forked from Yanfuti/yanfuti_icc2_block

Open lab for Synopsys ICC2 block level implementation : from floorplan to chipfinish

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courageheart/cocotb

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courageheart/SpinalHDL

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courageheart/Spinal-bootcamp

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courageheart/almond