纯verilog构建异步fifo，附带仿真脚本。读写端口各有一组时钟、读写使能、读写端口、满空指示、fifo使用量。源码结构清晰，注释完备，易于理解。
最近更新: 7个月前简易的RISC-V五级流水线标量处理器：CK_RISCV； 支持RV32I指令集，使用Veriog编写，简单易懂； 参照公司研发环境，设计一套规范的设计与验证环境；
最近更新: 9个月前《基于MATLAB与FPGA的图像处理教程》此书是业内第一本基于MATLAB与FPGA的图像处理教程，第一本真正结合理论及算法加速方案，在Matlab验证，以及在FPGA上加速实现的书籍，填补了行业的空缺，书中选择了几十个图像处理算法进行硬件加速，希望真正能够让从业者了解如何采用FPGA进行加速，如何掌握精髓，改变未来。 这里，借用Gitee，托管本书相关的图像算法代码及相关资料等，与您共享。
最近更新: 9个月前
