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wymvelyaten/verilog模块连线脚本

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wymvelyaten 提交于 2024-09-03 07:31 . 普通连线、规则连线
./top.sv
../../../base/axi_interconnect.sv
../../../base/axis_interconnect.sv
../../../communication/dcp2axisl.sv
../../drm_base_proc.sv
../../drm_base_proc_wrapper.sv
../../am_proc_wrapper.sv
../../../dsp/cordic_fft_rdx2_eopx.sv
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https://gitee.com/wymvelyaten/verilog-module-wiring-script.git
git@gitee.com:wymvelyaten/verilog-module-wiring-script.git
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