代码拉取完成,页面将自动刷新
同步操作将从 EatonL/gaussfilter_FPGA 强制同步,此操作会覆盖自 Fork 仓库以来所做的任何修改,且无法恢复!!!
确定后同步将在后台操作,完成时将刷新页面,请耐心等待。
module DI
(
a,
//b,
quotient,remainder
);
input[14:0] a;
output reg [14:0] quotient;
output reg [14:0] remainder;
//parameter a=31'd62;
parameter b=15'd16;
reg[14:0] tempa;
reg[14:0] tempb;
reg[29:0] temp_a;
reg[29:0] temp_b;
integer i;
always @(a or b)
begin
tempa <= a;
tempb <= b;
end
always @(tempa or tempb)
begin
temp_a = {15'h00000000,tempa};
temp_b = {tempb,15'h00000000};
for(i = 0;i < 15;i = i + 1)
begin
temp_a = {temp_a[28:0],1'b0};
if(temp_a[29:15] >= tempb)
temp_a = temp_a - temp_b + 1'b1;
else
temp_a = temp_a;
end
quotient <= temp_a[14:0];
remainder <= temp_a[29:15];
end
endmodule
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