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打野/Verilog练习代码

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practice_24.2.11.v 458 Bytes
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打野 提交于 2024-02-11 23:29 . 2024-2-11
//2024-2-11 姜青羊
//日常练习
/*module inverter (
A,
Y
);
input A;
output Y;
assign Y=~A;
endmodule*/
module counter (
clk,
res,
y
);
input clk,res;
output y;
endmodule
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