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打野/Verilog练习代码

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practice_1.10.v 593 Bytes
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打野 提交于 2024-01-10 20:21 . 2024-1-10
//2024-1-10 姜青羊
//case语句实现多路选择逻辑
`timescale 1ns/10ps
module fn_sw (
a,
b,
sel,
y
);
input a,b;
input[1:0] sel;
output y;
reg y;
always @(a or b or sel)
begin
case(sel)
2'b00: begin y<=a&b; end
2'b01: begin y<=a|b; end
2'b10: begin y<=a^b; end
2'b11: begin y<=~(a^b) end
endcase
end
endmodule
//--------testbench---------
module tb_fn_sw ();
endmodule
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