//2023-9-20 ()
//4λţnand_gate_4bits

`timescale 1ns/10ps

module n_g_4 (
                    A,
                    B,
                    Y
                    );
            
input[3:0]          A,B;
output[3:0]         Y;

assign              Y=~(A&B);
    
endmodule


//------testbench-----

module tb_n_g_4 ();

reg[3:0]        a,b;
wire[3:0]       y;

initial begin
                a<=4'b0000 ; b<=4'b0000 ;   
        #10     a<=4'b0000 ; b<=4'b0001 ;  
        #10     a<=4'b0000 ; b<=4'b0011 ;
        #10     a<=4'b1111 ; b<=4'b0000 ;
        #10     a<=4'b1111 ; b<=4'b0001 ;
        #10     a<=4'b1111 ; b<=4'b0011 ;
end


n_g_4 u_n_g_4 (
                    .A(a),
                    .B(b),
                    .Y(y)
                    );
    
endmodule