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logic_awin/FPGA_Daily_Use

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计数器 1.06 KB
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logic_awin 提交于 2024-08-15 01:55 . update 计数器.
//Gvim,在编辑模式下输入“Jsq”
always @(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt <= 0;
end
else if(add_cnt)begin
if(end_cnt)
cnt <= 0;
else
cnt <= cnt + 1;
end
end
assign add_cnt = ;
assign end_cnt = add_cnt && cnt== ;
//在此模板中需要考虑计数器的加 1 条件以及最终加数的大小,将 add_cnt 和 end_cnt 代码补充完整即可;
//调用计数器模板还有另外一种方法,这种方法可以在已有的计数器模板后加入新的计数器模板,在命令模式下输入:call MDYJSQ()
reg [():0] cnt0;
wire add_cnt0;
wire end_cnt0;
always @(posedge clk or negedge rst_n)begin
if(!rst_n)begin
cnt <= 0;
end
else if(add_cnt)begin
if(end_cnt)
cnt <= 0;
else
cnt <= cnt + 1;
end
end
assign add_cnt = ();
assign end_cnt = add_cnt && cnt== () - 1;
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