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Classic Timing Analyzer report for digital-clock
Mon Aug 24 16:37:42 2015
Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Parallel Compilation
6. Clock Setup: 'KEY[3]'
7. Clock Setup: 'CLOCK_50'
8. Clock Setup: 'KEY[2]'
9. Clock Setup: 'KEY[1]'
10. tsu
11. tco
12. th
13. Timing Analyzer Messages
----------------
; Legal Notice ;
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and other software and tools, and its AMPP partner logic
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+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+------------------------------------------------+-----------+-----------------------------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+-----------+-----------------------------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 5.894 ns ; KEY[0] ; month0[9] ; -- ; CLOCK_50 ; 0 ;
; Worst-case tco ; N/A ; None ; 29.348 ns ; m[0] ; HEX5[0] ; KEY[3] ; -- ; 0 ;
; Worst-case th ; N/A ; None ; 3.739 ns ; SW[3] ; day0[3] ; -- ; CLOCK_50 ; 0 ;
; Clock Setup: 'CLOCK_50' ; N/A ; None ; 43.65 MHz ( period = 22.907 ns ) ; hour12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; 0 ;
; Clock Setup: 'KEY[2]' ; N/A ; None ; 280.03 MHz ( period = 3.571 ns ) ; times[3] ; sec131[7] ; KEY[2] ; KEY[2] ; 0 ;
; Clock Setup: 'KEY[1]' ; N/A ; None ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[3] ; stimes[5] ; KEY[1] ; KEY[1] ; 0 ;
; Clock Setup: 'KEY[3]' ; N/A ; None ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[0] ; m[5] ; KEY[3] ; KEY[3] ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+------------------------------------------------+-----------+-----------------------------------+------------+----------+--------------+
+--------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP2C35F672C6 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Minimum Core Junction Temperature ; 0 ; ; ; ;
; Maximum Core Junction Temperature ; 85 ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; On ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off ; ; ; ;
; Output I/O Timing Endpoint ; Near End ; ; ; ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; KEY[3] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; CLOCK_50 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; KEY[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; KEY[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 1 ;
; ; ;
; Usage by Processor ; % Time Used ;
; 1 processor ; 100.0% ;
; 2 processors ; 0.0% ;
+----------------------------+-------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'KEY[3]' ;
+-------+------------------------------------------------+------+------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+------+------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[0] ; m[5] ; KEY[3] ; KEY[3] ; None ; None ; 1.626 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[2] ; m[3] ; KEY[3] ; KEY[3] ; None ; None ; 1.540 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[2] ; m[2] ; KEY[3] ; KEY[3] ; None ; None ; 1.540 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[2] ; m[4] ; KEY[3] ; KEY[3] ; None ; None ; 1.540 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[2] ; m[5] ; KEY[3] ; KEY[3] ; None ; None ; 1.540 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[2] ; m[1] ; KEY[3] ; KEY[3] ; None ; None ; 1.540 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[2] ; m[0] ; KEY[3] ; KEY[3] ; None ; None ; 1.540 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[1] ; m[5] ; KEY[3] ; KEY[3] ; None ; None ; 1.513 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[4] ; m[3] ; KEY[3] ; KEY[3] ; None ; None ; 1.498 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[4] ; m[2] ; KEY[3] ; KEY[3] ; None ; None ; 1.498 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[4] ; m[4] ; KEY[3] ; KEY[3] ; None ; None ; 1.498 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[4] ; m[5] ; KEY[3] ; KEY[3] ; None ; None ; 1.498 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[4] ; m[1] ; KEY[3] ; KEY[3] ; None ; None ; 1.498 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[4] ; m[0] ; KEY[3] ; KEY[3] ; None ; None ; 1.498 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[0] ; m[4] ; KEY[3] ; KEY[3] ; None ; None ; 1.467 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[3] ; m[5] ; KEY[3] ; KEY[3] ; None ; None ; 1.421 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[0] ; m[3] ; KEY[3] ; KEY[3] ; None ; None ; 1.396 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[1] ; m[4] ; KEY[3] ; KEY[3] ; None ; None ; 1.354 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[0] ; m[2] ; KEY[3] ; KEY[3] ; None ; None ; 1.325 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[5] ; m[3] ; KEY[3] ; KEY[3] ; None ; None ; 1.305 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[5] ; m[2] ; KEY[3] ; KEY[3] ; None ; None ; 1.305 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[5] ; m[4] ; KEY[3] ; KEY[3] ; None ; None ; 1.305 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[5] ; m[5] ; KEY[3] ; KEY[3] ; None ; None ; 1.305 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[5] ; m[1] ; KEY[3] ; KEY[3] ; None ; None ; 1.305 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[5] ; m[0] ; KEY[3] ; KEY[3] ; None ; None ; 1.305 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[1] ; m[3] ; KEY[3] ; KEY[3] ; None ; None ; 1.283 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[3] ; m[4] ; KEY[3] ; KEY[3] ; None ; None ; 1.262 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[0] ; m[1] ; KEY[3] ; KEY[3] ; None ; None ; 1.254 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[3] ; m[3] ; KEY[3] ; KEY[3] ; None ; None ; 1.229 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[3] ; m[2] ; KEY[3] ; KEY[3] ; None ; None ; 1.229 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[3] ; m[1] ; KEY[3] ; KEY[3] ; None ; None ; 1.229 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[3] ; m[0] ; KEY[3] ; KEY[3] ; None ; None ; 1.229 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[1] ; m[2] ; KEY[3] ; KEY[3] ; None ; None ; 1.212 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[0] ; m[0] ; KEY[3] ; KEY[3] ; None ; None ; 0.868 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; m[1] ; m[1] ; KEY[3] ; KEY[3] ; None ; None ; 0.829 ns ;
+-------+------------------------------------------------+------+------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLOCK_50' ;
+-----------------------------------------+-----------------------------------------------------+-----------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 43.65 MHz ( period = 22.907 ns ) ; hour12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 19.269 ns ;
; N/A ; 44.20 MHz ( period = 22.626 ns ) ; mins[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.580 ns ;
; N/A ; 44.37 MHz ( period = 22.537 ns ) ; hour12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.899 ns ;
; N/A ; 44.43 MHz ( period = 22.507 ns ) ; min13[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.462 ns ;
; N/A ; 44.45 MHz ( period = 22.498 ns ) ; hour12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.860 ns ;
; N/A ; 44.78 MHz ( period = 22.332 ns ) ; hour12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.694 ns ;
; N/A ; 44.79 MHz ( period = 22.324 ns ) ; hour11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.684 ns ;
; N/A ; 44.93 MHz ( period = 22.256 ns ) ; mins[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.210 ns ;
; N/A ; 45.01 MHz ( period = 22.217 ns ) ; mins[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.171 ns ;
; N/A ; 45.17 MHz ( period = 22.137 ns ) ; min13[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.092 ns ;
; N/A ; 45.25 MHz ( period = 22.098 ns ) ; min13[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.053 ns ;
; N/A ; 45.35 MHz ( period = 22.051 ns ) ; mins[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.005 ns ;
; N/A ; 45.43 MHz ( period = 22.014 ns ) ; min11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.379 ns ;
; N/A ; 45.51 MHz ( period = 21.971 ns ) ; min13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.926 ns ;
; N/A ; 45.55 MHz ( period = 21.954 ns ) ; hour11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.314 ns ;
; N/A ; 45.60 MHz ( period = 21.932 ns ) ; min13[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.887 ns ;
; N/A ; 45.63 MHz ( period = 21.915 ns ) ; hour11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.275 ns ;
; N/A ; 45.70 MHz ( period = 21.881 ns ) ; min12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.246 ns ;
; N/A ; 45.98 MHz ( period = 21.749 ns ) ; hour11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 18.109 ns ;
; N/A ; 46.02 MHz ( period = 21.732 ns ) ; sec13[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.685 ns ;
; N/A ; 46.04 MHz ( period = 21.721 ns ) ; mins[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.675 ns ;
; N/A ; 46.04 MHz ( period = 21.719 ns ) ; secs[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.675 ns ;
; N/A ; 46.12 MHz ( period = 21.682 ns ) ; mins[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.636 ns ;
; N/A ; 46.29 MHz ( period = 21.601 ns ) ; min13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.556 ns ;
; N/A ; 46.31 MHz ( period = 21.593 ns ) ; min13[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.548 ns ;
; N/A ; 46.38 MHz ( period = 21.562 ns ) ; min13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.517 ns ;
; N/A ; 46.42 MHz ( period = 21.541 ns ) ; min11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.906 ns ;
; N/A ; 46.66 MHz ( period = 21.431 ns ) ; secs[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.385 ns ;
; N/A ; 46.71 MHz ( period = 21.408 ns ) ; min12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.773 ns ;
; N/A ; 46.74 MHz ( period = 21.396 ns ) ; min13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.351 ns ;
; N/A ; 46.84 MHz ( period = 21.351 ns ) ; mins[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.305 ns ;
; N/A ; 46.86 MHz ( period = 21.339 ns ) ; hour12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.704 ns ;
; N/A ; 46.88 MHz ( period = 21.333 ns ) ; min11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.698 ns ;
; N/A ; 46.92 MHz ( period = 21.312 ns ) ; mins[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.266 ns ;
; N/A ; 46.92 MHz ( period = 21.312 ns ) ; mins[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.266 ns ;
; N/A ; 47.01 MHz ( period = 21.273 ns ) ; mins[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.227 ns ;
; N/A ; 47.04 MHz ( period = 21.259 ns ) ; sec13[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.212 ns ;
; N/A ; 47.07 MHz ( period = 21.246 ns ) ; secs[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.202 ns ;
; N/A ; 47.12 MHz ( period = 21.223 ns ) ; min13[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.178 ns ;
; N/A ; 47.16 MHz ( period = 21.205 ns ) ; sec13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.158 ns ;
; N/A ; 47.17 MHz ( period = 21.200 ns ) ; min12[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.565 ns ;
; N/A ; 47.19 MHz ( period = 21.189 ns ) ; min11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.557 ns ;
; N/A ; 47.21 MHz ( period = 21.184 ns ) ; min13[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.139 ns ;
; N/A ; 47.21 MHz ( period = 21.181 ns ) ; min11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.546 ns ;
; N/A ; 47.22 MHz ( period = 21.177 ns ) ; secs[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.133 ns ;
; N/A ; 47.26 MHz ( period = 21.160 ns ) ; secs[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.116 ns ;
; N/A ; 47.29 MHz ( period = 21.146 ns ) ; mins[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.100 ns ;
; N/A ; 47.38 MHz ( period = 21.107 ns ) ; mins[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.061 ns ;
; N/A ; 47.42 MHz ( period = 21.086 ns ) ; sec13[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.039 ns ;
; N/A ; 47.46 MHz ( period = 21.069 ns ) ; sec13[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.022 ns ;
; N/A ; 47.47 MHz ( period = 21.066 ns ) ; mins[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 17.020 ns ;
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; N/A ; 51.92 MHz ( period = 19.262 ns ) ; sec0[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.625 ns ;
; N/A ; 51.92 MHz ( period = 19.260 ns ) ; sec0[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.623 ns ;
; N/A ; 51.93 MHz ( period = 19.257 ns ) ; sec11[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.624 ns ;
; N/A ; 51.96 MHz ( period = 19.244 ns ) ; hour0[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.609 ns ;
; N/A ; 51.97 MHz ( period = 19.242 ns ) ; mils[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.202 ns ;
; N/A ; 52.08 MHz ( period = 19.200 ns ) ; min12[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.569 ns ;
; N/A ; 52.11 MHz ( period = 19.189 ns ) ; min13[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.147 ns ;
; N/A ; 52.20 MHz ( period = 19.158 ns ) ; mils[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.118 ns ;
; N/A ; 52.25 MHz ( period = 19.137 ns ) ; mil13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.101 ns ;
; N/A ; 52.26 MHz ( period = 19.135 ns ) ; mil13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.099 ns ;
; N/A ; 52.28 MHz ( period = 19.126 ns ) ; mil13[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.093 ns ;
; N/A ; 52.44 MHz ( period = 19.071 ns ) ; sec11[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.438 ns ;
; N/A ; 52.49 MHz ( period = 19.050 ns ) ; mil13[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.014 ns ;
; N/A ; 52.58 MHz ( period = 19.017 ns ) ; mil13[6] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.981 ns ;
; N/A ; 52.61 MHz ( period = 19.006 ns ) ; sec0[5] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.369 ns ;
; N/A ; 52.61 MHz ( period = 19.006 ns ) ; mils[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.966 ns ;
; N/A ; 52.81 MHz ( period = 18.935 ns ) ; hour11[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.299 ns ;
; N/A ; 52.96 MHz ( period = 18.882 ns ) ; mils[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.842 ns ;
; N/A ; 52.96 MHz ( period = 18.881 ns ) ; mil13[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.845 ns ;
; N/A ; 53.01 MHz ( period = 18.863 ns ) ; min0[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.226 ns ;
; N/A ; 53.02 MHz ( period = 18.860 ns ) ; mins[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.814 ns ;
; N/A ; 53.06 MHz ( period = 18.847 ns ) ; min13[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.802 ns ;
; N/A ; 53.32 MHz ( period = 18.754 ns ) ; min11[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.119 ns ;
; N/A ; 53.35 MHz ( period = 18.744 ns ) ; hour12[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.106 ns ;
; N/A ; 53.41 MHz ( period = 18.723 ns ) ; min12[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.092 ns ;
; N/A ; 53.62 MHz ( period = 18.650 ns ) ; sec0[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 15.017 ns ;
; N/A ; 53.65 MHz ( period = 18.638 ns ) ; mil13[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.602 ns ;
; N/A ; 53.66 MHz ( period = 18.636 ns ) ; mil13[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.600 ns ;
; N/A ; 53.86 MHz ( period = 18.565 ns ) ; hour11[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.929 ns ;
; N/A ; 53.95 MHz ( period = 18.537 ns ) ; min0[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.900 ns ;
; N/A ; 53.98 MHz ( period = 18.526 ns ) ; hour11[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.890 ns ;
; N/A ; 54.00 MHz ( period = 18.518 ns ) ; mils[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.475 ns ;
; N/A ; 54.01 MHz ( period = 18.516 ns ) ; mils[7] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.473 ns ;
; N/A ; 54.01 MHz ( period = 18.515 ns ) ; min12[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.884 ns ;
; N/A ; 54.07 MHz ( period = 18.495 ns ) ; sec11[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.865 ns ;
; N/A ; 54.08 MHz ( period = 18.490 ns ) ; mins[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.444 ns ;
; N/A ; 54.11 MHz ( period = 18.480 ns ) ; mils[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.443 ns ;
; N/A ; 54.12 MHz ( period = 18.477 ns ) ; min13[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.432 ns ;
; N/A ; 54.20 MHz ( period = 18.451 ns ) ; mins[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.405 ns ;
; N/A ; 54.24 MHz ( period = 18.438 ns ) ; min13[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.393 ns ;
; N/A ; 54.39 MHz ( period = 18.386 ns ) ; sec11[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.753 ns ;
; N/A ; 54.40 MHz ( period = 18.382 ns ) ; mil13[4] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[1] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.346 ns ;
; N/A ; 54.42 MHz ( period = 18.374 ns ) ; hour12[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[3] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.736 ns ;
; N/A ; 54.43 MHz ( period = 18.371 ns ) ; min12[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[4] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.743 ns ;
; N/A ; 54.46 MHz ( period = 18.363 ns ) ; min12[3] ; LCD:lcd1|LCD_TEST:u5|mLCD_DATA[2] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 14.732 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+-----------+-----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'KEY[2]' ;
+-----------------------------------------+-----------------------------------------------------+----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 280.03 MHz ( period = 3.571 ns ) ; times[3] ; sec131[7] ; KEY[2] ; KEY[2] ; None ; None ; 3.356 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; sec131[3] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; sec131[2] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; sec131[1] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; sec131[0] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; mil131[7] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; mil131[5] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; mil131[4] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; mil131[3] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; mil131[2] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; mil131[1] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 293.51 MHz ( period = 3.407 ns ) ; times[3] ; mil131[0] ; KEY[2] ; KEY[2] ; None ; None ; 3.181 ns ;
; N/A ; 297.27 MHz ( period = 3.364 ns ) ; times[3] ; sec130[5] ; KEY[2] ; KEY[2] ; None ; None ; 3.142 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; times[3] ; sec130[4] ; KEY[2] ; KEY[2] ; None ; None ; 3.137 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; times[3] ; sec130[3] ; KEY[2] ; KEY[2] ; None ; None ; 3.137 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; times[3] ; sec130[2] ; KEY[2] ; KEY[2] ; None ; None ; 3.137 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; times[3] ; sec130[1] ; KEY[2] ; KEY[2] ; None ; None ; 3.137 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; times[3] ; sec130[0] ; KEY[2] ; KEY[2] ; None ; None ; 3.137 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; times[3] ; mil130[7] ; KEY[2] ; KEY[2] ; None ; None ; 3.137 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; times[3] ; mil130[6] ; KEY[2] ; KEY[2] ; None ; None ; 3.137 ns ;
; N/A ; 298.51 MHz ( period = 3.350 ns ) ; times[5] ; sec131[7] ; KEY[2] ; KEY[2] ; None ; None ; 3.135 ns ;
; N/A ; 298.86 MHz ( period = 3.346 ns ) ; times[3] ; mil130[5] ; KEY[2] ; KEY[2] ; None ; None ; 3.124 ns ;
; N/A ; 298.86 MHz ( period = 3.346 ns ) ; times[3] ; mil130[4] ; KEY[2] ; KEY[2] ; None ; None ; 3.124 ns ;
; N/A ; 298.86 MHz ( period = 3.346 ns ) ; times[3] ; mil130[3] ; KEY[2] ; KEY[2] ; None ; None ; 3.124 ns ;
; N/A ; 298.86 MHz ( period = 3.346 ns ) ; times[3] ; mil130[2] ; KEY[2] ; KEY[2] ; None ; None ; 3.124 ns ;
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; N/A ; 298.86 MHz ( period = 3.346 ns ) ; times[3] ; mil130[0] ; KEY[2] ; KEY[2] ; None ; None ; 3.124 ns ;
; N/A ; 300.75 MHz ( period = 3.325 ns ) ; times[3] ; sec131[6] ; KEY[2] ; KEY[2] ; None ; None ; 3.108 ns ;
; N/A ; 300.75 MHz ( period = 3.325 ns ) ; times[3] ; sec131[5] ; KEY[2] ; KEY[2] ; None ; None ; 3.108 ns ;
; N/A ; 300.75 MHz ( period = 3.325 ns ) ; times[3] ; sec131[4] ; KEY[2] ; KEY[2] ; None ; None ; 3.108 ns ;
; N/A ; 300.84 MHz ( period = 3.324 ns ) ; times[3] ; mil131[6] ; KEY[2] ; KEY[2] ; None ; None ; 3.106 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[7] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[6] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[5] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[4] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[3] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[2] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[1] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.02 MHz ( period = 3.311 ns ) ; times[3] ; min131[0] ; KEY[2] ; KEY[2] ; None ; None ; 3.095 ns ;
; N/A ; 302.48 MHz ( period = 3.306 ns ) ; times[2] ; sec131[7] ; KEY[2] ; KEY[2] ; None ; None ; 3.091 ns ;
; N/A ; 304.04 MHz ( period = 3.289 ns ) ; times[3] ; min130[3] ; KEY[2] ; KEY[2] ; None ; None ; 3.073 ns ;
; N/A ; 304.04 MHz ( period = 3.289 ns ) ; times[3] ; min130[2] ; KEY[2] ; KEY[2] ; None ; None ; 3.073 ns ;
; N/A ; 304.04 MHz ( period = 3.289 ns ) ; times[3] ; min130[1] ; KEY[2] ; KEY[2] ; None ; None ; 3.073 ns ;
; N/A ; 304.04 MHz ( period = 3.289 ns ) ; times[3] ; min130[0] ; KEY[2] ; KEY[2] ; None ; None ; 3.073 ns ;
; N/A ; 306.28 MHz ( period = 3.265 ns ) ; times[4] ; sec131[7] ; KEY[2] ; KEY[2] ; None ; None ; 3.050 ns ;
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; N/A ; 310.27 MHz ( period = 3.223 ns ) ; times[3] ; sec132[4] ; KEY[2] ; KEY[2] ; None ; None ; 2.998 ns ;
; N/A ; 310.27 MHz ( period = 3.223 ns ) ; times[3] ; sec132[3] ; KEY[2] ; KEY[2] ; None ; None ; 2.998 ns ;
; N/A ; 310.27 MHz ( period = 3.223 ns ) ; times[3] ; sec132[2] ; KEY[2] ; KEY[2] ; None ; None ; 2.998 ns ;
; N/A ; 310.27 MHz ( period = 3.223 ns ) ; times[3] ; sec132[1] ; KEY[2] ; KEY[2] ; None ; None ; 2.998 ns ;
; N/A ; 310.27 MHz ( period = 3.223 ns ) ; times[3] ; sec132[0] ; KEY[2] ; KEY[2] ; None ; None ; 2.998 ns ;
; N/A ; 310.27 MHz ( period = 3.223 ns ) ; times[3] ; mil132[7] ; KEY[2] ; KEY[2] ; None ; None ; 2.998 ns ;
; N/A ; 310.27 MHz ( period = 3.223 ns ) ; times[3] ; mil132[6] ; KEY[2] ; KEY[2] ; None ; None ; 2.998 ns ;
; N/A ; 311.62 MHz ( period = 3.209 ns ) ; times[3] ; mil132[5] ; KEY[2] ; KEY[2] ; None ; None ; 2.987 ns ;
; N/A ; 311.62 MHz ( period = 3.209 ns ) ; times[3] ; mil132[4] ; KEY[2] ; KEY[2] ; None ; None ; 2.987 ns ;
; N/A ; 311.62 MHz ( period = 3.209 ns ) ; times[3] ; mil132[3] ; KEY[2] ; KEY[2] ; None ; None ; 2.987 ns ;
; N/A ; 311.62 MHz ( period = 3.209 ns ) ; times[3] ; mil132[2] ; KEY[2] ; KEY[2] ; None ; None ; 2.987 ns ;
; N/A ; 311.62 MHz ( period = 3.209 ns ) ; times[3] ; mil132[1] ; KEY[2] ; KEY[2] ; None ; None ; 2.987 ns ;
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; N/A ; 313.87 MHz ( period = 3.186 ns ) ; times[5] ; sec131[3] ; KEY[2] ; KEY[2] ; None ; None ; 2.960 ns ;
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; N/A ; 333.11 MHz ( period = 3.002 ns ) ; times[5] ; sec132[1] ; KEY[2] ; KEY[2] ; None ; None ; 2.777 ns ;
; N/A ; 333.11 MHz ( period = 3.002 ns ) ; times[5] ; sec132[0] ; KEY[2] ; KEY[2] ; None ; None ; 2.777 ns ;
; N/A ; 333.11 MHz ( period = 3.002 ns ) ; times[5] ; mil132[7] ; KEY[2] ; KEY[2] ; None ; None ; 2.777 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'KEY[1]' ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[3] ; stimes[0] ; KEY[1] ; KEY[1] ; None ; None ; 2.006 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[3] ; stimes[1] ; KEY[1] ; KEY[1] ; None ; None ; 2.006 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[3] ; stimes[3] ; KEY[1] ; KEY[1] ; None ; None ; 2.006 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[3] ; stimes[2] ; KEY[1] ; KEY[1] ; None ; None ; 2.006 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[3] ; stimes[4] ; KEY[1] ; KEY[1] ; None ; None ; 2.006 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[3] ; stimes[5] ; KEY[1] ; KEY[1] ; None ; None ; 2.006 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[2] ; stimes[0] ; KEY[1] ; KEY[1] ; None ; None ; 1.964 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[2] ; stimes[1] ; KEY[1] ; KEY[1] ; None ; None ; 1.964 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[2] ; stimes[3] ; KEY[1] ; KEY[1] ; None ; None ; 1.964 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[2] ; stimes[2] ; KEY[1] ; KEY[1] ; None ; None ; 1.964 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[2] ; stimes[4] ; KEY[1] ; KEY[1] ; None ; None ; 1.964 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[2] ; stimes[5] ; KEY[1] ; KEY[1] ; None ; None ; 1.964 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[4] ; stimes[0] ; KEY[1] ; KEY[1] ; None ; None ; 1.870 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[4] ; stimes[1] ; KEY[1] ; KEY[1] ; None ; None ; 1.870 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[4] ; stimes[3] ; KEY[1] ; KEY[1] ; None ; None ; 1.870 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[4] ; stimes[2] ; KEY[1] ; KEY[1] ; None ; None ; 1.870 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[4] ; stimes[4] ; KEY[1] ; KEY[1] ; None ; None ; 1.870 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[4] ; stimes[5] ; KEY[1] ; KEY[1] ; None ; None ; 1.870 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[5] ; stimes[0] ; KEY[1] ; KEY[1] ; None ; None ; 1.741 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[5] ; stimes[1] ; KEY[1] ; KEY[1] ; None ; None ; 1.741 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[5] ; stimes[3] ; KEY[1] ; KEY[1] ; None ; None ; 1.741 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[5] ; stimes[2] ; KEY[1] ; KEY[1] ; None ; None ; 1.741 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[5] ; stimes[4] ; KEY[1] ; KEY[1] ; None ; None ; 1.741 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[5] ; stimes[5] ; KEY[1] ; KEY[1] ; None ; None ; 1.741 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[0] ; stimes[5] ; KEY[1] ; KEY[1] ; None ; None ; 1.727 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[0] ; stimes[4] ; KEY[1] ; KEY[1] ; None ; None ; 1.656 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[0] ; stimes[3] ; KEY[1] ; KEY[1] ; None ; None ; 1.585 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[0] ; stimes[2] ; KEY[1] ; KEY[1] ; None ; None ; 1.514 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[1] ; stimes[0] ; KEY[1] ; KEY[1] ; None ; None ; 1.487 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[1] ; stimes[1] ; KEY[1] ; KEY[1] ; None ; None ; 1.487 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[1] ; stimes[3] ; KEY[1] ; KEY[1] ; None ; None ; 1.487 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[1] ; stimes[2] ; KEY[1] ; KEY[1] ; None ; None ; 1.487 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[1] ; stimes[4] ; KEY[1] ; KEY[1] ; None ; None ; 1.487 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[1] ; stimes[5] ; KEY[1] ; KEY[1] ; None ; None ; 1.487 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[0] ; stimes[1] ; KEY[1] ; KEY[1] ; None ; None ; 1.443 ns ;
; N/A ; Restricted to 450.05 MHz ( period = 2.222 ns ) ; stimes[0] ; stimes[0] ; KEY[1] ; KEY[1] ; None ; None ; 1.057 ns ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------+
; tsu ;
+-----------------------------------------+-----------------------------------------------------+------------+--------+-------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-----------------------------------------+-----------------------------------------------------+------------+--------+-------------+----------+
; N/A ; None ; 5.894 ns ; KEY[0] ; month0[0] ; CLOCK_50 ;
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; N/A ; None ; 5.660 ns ; KEY[0] ; month0[8] ; CLOCK_50 ;
; N/A ; None ; 5.562 ns ; KEY[2] ; month0[0] ; CLOCK_50 ;
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; N/A ; None ; 5.403 ns ; KEY[1] ; month0[0] ; CLOCK_50 ;
; N/A ; None ; 5.403 ns ; KEY[1] ; month0[9] ; CLOCK_50 ;
; N/A ; None ; 5.331 ns ; KEY[0] ; day0[5] ; CLOCK_50 ;
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; N/A ; None ; 3.854 ns ; KEY[0] ; min12[0] ; CLOCK_50 ;
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; N/A ; None ; 3.832 ns ; KEY[2] ; year10[7] ; CLOCK_50 ;
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; N/A ; None ; 3.673 ns ; KEY[1] ; year10[9] ; CLOCK_50 ;
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; N/A ; None ; 3.673 ns ; KEY[1] ; year10[4] ; CLOCK_50 ;
; N/A ; None ; 3.649 ns ; KEY[1] ; LED:l|j[23] ; CLOCK_50 ;
; N/A ; None ; 3.638 ns ; KEY[2] ; min12[2] ; CLOCK_50 ;
; N/A ; None ; 3.632 ns ; KEY[0] ; LED:l|j[23] ; CLOCK_50 ;
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; N/A ; None ; 3.606 ns ; KEY[0] ; year20[8] ; CLOCK_50 ;
; N/A ; None ; 3.578 ns ; KEY[1] ; LED:l|j[22] ; CLOCK_50 ;
; N/A ; None ; 3.563 ns ; KEY[2] ; year10[1] ; CLOCK_50 ;
; N/A ; None ; 3.561 ns ; KEY[0] ; LED:l|j[22] ; CLOCK_50 ;
; N/A ; None ; 3.520 ns ; KEY[2] ; min12[4] ; CLOCK_50 ;
; N/A ; None ; 3.520 ns ; KEY[2] ; min12[1] ; CLOCK_50 ;
; N/A ; None ; 3.520 ns ; KEY[2] ; min12[0] ; CLOCK_50 ;
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; N/A ; None ; 27.215 ns ; secs[5] ; HEX4[5] ; CLOCK_50 ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------+-----------+---------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------+
; th ;
+-----------------------------------------+-----------------------------------------------------+-----------+--------+-------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+-----------------------------------------+-----------------------------------------------------+-----------+--------+-------------+----------+
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; N/A ; None ; -1.391 ns ; SW[15] ; hour0[0] ; CLOCK_50 ;
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; N/A ; None ; -1.396 ns ; KEY[0] ; LED:l|j[12] ; CLOCK_50 ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+-----------+--------+-------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
Info: Version 9.0 Build 132 02/25/2009 SJ Full Version
Info: Processing started: Mon Aug 24 16:37:40 2015
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off digital-clock -c digital-clock --timing_analysis_only
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Warning: Timing Analysis is analyzing one or more combinational loops as latches
Warning: Node "day[0]" is a latch
Warning: Node "day[1]" is a latch
Warning: Node "year1[0]" is a latch
Warning: Node "day[2]" is a latch
Warning: Node "day[3]" is a latch
Warning: Node "month[0]" is a latch
Warning: Node "year1[1]" is a latch
Warning: Node "day[5]" is a latch
Warning: Node "day[4]" is a latch
Warning: Node "day[6]" is a latch
Warning: Node "day[7]" is a latch
Warning: Node "year2[0]" is a latch
Warning: Node "month[1]" is a latch
Warning: Node "year1[3]" is a latch
Warning: Node "year1[2]" is a latch
Warning: Node "year2[1]" is a latch
Warning: Node "month[3]" is a latch
Warning: Node "month[2]" is a latch
Warning: Node "month[4]" is a latch
Warning: Node "month[7]" is a latch
Warning: Node "month[6]" is a latch
Warning: Node "month[5]" is a latch
Warning: Node "day[8]" is a latch
Warning: Node "day[9]" is a latch
Warning: Node "year2[2]" is a latch
Warning: Node "year2[3]" is a latch
Warning: Node "year2[4]" is a latch
Warning: Node "year2[7]" is a latch
Warning: Node "year2[6]" is a latch
Warning: Node "year2[5]" is a latch
Warning: Node "year1[4]" is a latch
Warning: Node "month[8]" is a latch
Warning: Node "month[9]" is a latch
Warning: Node "year1[7]" is a latch
Warning: Node "year1[6]" is a latch
Warning: Node "year1[5]" is a latch
Warning: Node "year2[9]" is a latch
Warning: Node "year2[8]" is a latch
Warning: Node "year1[8]" is a latch
Warning: Node "year1[9]" is a latch
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "KEY[3]" is an undefined clock
Info: Assuming node "CLOCK_50" is an undefined clock
Info: Assuming node "KEY[2]" is an undefined clock
Info: Assuming node "KEY[1]" is an undefined clock
Warning: Found 11 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected gated clock "WideOr30~0" as buffer
Info: Detected gated clock "WideOr30~1" as buffer
Info: Detected ripple clock "LED:l|clock_out" as buffer
Info: Detected ripple clock "div_clock_1hz:dc1|clock_out" as buffer
Info: Detected ripple clock "trans:trans1|clock_1" as buffer
Info: Detected ripple clock "m[0]" as buffer
Info: Detected ripple clock "m[1]" as buffer
Info: Detected ripple clock "m[5]" as buffer
Info: Detected ripple clock "m[4]" as buffer
Info: Detected ripple clock "m[2]" as buffer
Info: Detected ripple clock "m[3]" as buffer
Info: Clock "KEY[3]" Internal fmax is restricted to 450.05 MHz between source register "m[0]" and destination register "m[5]"
Info: fmax restricted to clock pin edge rate 2.222 ns. Expand message to see actual delay path.
Info: + Longest register to register delay is 1.626 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X62_Y10_N7; Fanout = 53; REG Node = 'm[0]'
Info: 2: + IC(0.346 ns) + CELL(0.414 ns) = 0.760 ns; Loc. = LCCOMB_X62_Y10_N6; Fanout = 2; COMB Node = 'm[0]~19'
Info: 3: + IC(0.000 ns) + CELL(0.071 ns) = 0.831 ns; Loc. = LCCOMB_X62_Y10_N8; Fanout = 2; COMB Node = 'm[1]~21'
Info: 4: + IC(0.000 ns) + CELL(0.071 ns) = 0.902 ns; Loc. = LCCOMB_X62_Y10_N10; Fanout = 2; COMB Node = 'm[2]~23'
Info: 5: + IC(0.000 ns) + CELL(0.071 ns) = 0.973 ns; Loc. = LCCOMB_X62_Y10_N12; Fanout = 2; COMB Node = 'm[3]~25'
Info: 6: + IC(0.000 ns) + CELL(0.159 ns) = 1.132 ns; Loc. = LCCOMB_X62_Y10_N14; Fanout = 1; COMB Node = 'm[4]~27'
Info: 7: + IC(0.000 ns) + CELL(0.410 ns) = 1.542 ns; Loc. = LCCOMB_X62_Y10_N16; Fanout = 1; COMB Node = 'm[5]~28'
Info: 8: + IC(0.000 ns) + CELL(0.084 ns) = 1.626 ns; Loc. = LCFF_X62_Y10_N17; Fanout = 11; REG Node = 'm[5]'
Info: Total cell delay = 1.280 ns ( 78.72 % )
Info: Total interconnect delay = 0.346 ns ( 21.28 % )
Info: - Smallest clock skew is 0.000 ns
Info: + Shortest clock path from clock "KEY[3]" to destination register is 2.351 ns
Info: 1: + IC(0.000 ns) + CELL(0.862 ns) = 0.862 ns; Loc. = PIN_W26; Fanout = 6; CLK Node = 'KEY[3]'
Info: 2: + IC(0.952 ns) + CELL(0.537 ns) = 2.351 ns; Loc. = LCFF_X62_Y10_N17; Fanout = 11; REG Node = 'm[5]'
Info: Total cell delay = 1.399 ns ( 59.51 % )
Info: Total interconnect delay = 0.952 ns ( 40.49 % )
Info: - Longest clock path from clock "KEY[3]" to source register is 2.351 ns
Info: 1: + IC(0.000 ns) + CELL(0.862 ns) = 0.862 ns; Loc. = PIN_W26; Fanout = 6; CLK Node = 'KEY[3]'
Info: 2: + IC(0.952 ns) + CELL(0.537 ns) = 2.351 ns; Loc. = LCFF_X62_Y10_N7; Fanout = 53; REG Node = 'm[0]'
Info: Total cell delay = 1.399 ns ( 59.51 % )
Info: Total interconnect delay = 0.952 ns ( 40.49 % )
Info: + Micro clock to output delay of source is 0.250 ns
Info: + Micro setup delay of destination is -0.036 ns
Info: Clock "CLOCK_50" has Internal fmax of 43.65 MHz between source register "hour12[5]" and destination register "LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0]" (period= 22.907 ns)
Info: + Longest register to register delay is 19.269 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X49_Y17_N19; Fanout = 3; REG Node = 'hour12[5]'
Info: 2: + IC(0.777 ns) + CELL(0.275 ns) = 1.052 ns; Loc. = LCCOMB_X48_Y18_N20; Fanout = 1; COMB Node = 'Selector3~0'
Info: 3: + IC(0.260 ns) + CELL(0.438 ns) = 1.750 ns; Loc. = LCCOMB_X48_Y18_N14; Fanout = 3; COMB Node = 'Selector3~1'
Info: 4: + IC(0.398 ns) + CELL(0.150 ns) = 2.298 ns; Loc. = LCCOMB_X49_Y18_N30; Fanout = 4; COMB Node = 'Selector3~2'
Info: 5: + IC(0.433 ns) + CELL(0.393 ns) = 3.124 ns; Loc. = LCCOMB_X48_Y18_N4; Fanout = 2; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_3_result_int[1]~1'
Info: 6: + IC(0.000 ns) + CELL(0.410 ns) = 3.534 ns; Loc. = LCCOMB_X48_Y18_N6; Fanout = 2; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_3_result_int[2]~2'
Info: 7: + IC(0.300 ns) + CELL(0.438 ns) = 4.272 ns; Loc. = LCCOMB_X48_Y18_N22; Fanout = 2; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[17]~47'
Info: 8: + IC(0.670 ns) + CELL(0.414 ns) = 5.356 ns; Loc. = LCCOMB_X47_Y18_N8; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_4_result_int[3]~5'
Info: 9: + IC(0.000 ns) + CELL(0.071 ns) = 5.427 ns; Loc. = LCCOMB_X47_Y18_N10; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_4_result_int[4]~7'
Info: 10: + IC(0.000 ns) + CELL(0.410 ns) = 5.837 ns; Loc. = LCCOMB_X47_Y18_N12; Fanout = 10; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_4_result_int[5]~8'
Info: 11: + IC(0.770 ns) + CELL(0.150 ns) = 6.757 ns; Loc. = LCCOMB_X47_Y21_N26; Fanout = 3; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[22]~104'
Info: 12: + IC(0.739 ns) + CELL(0.414 ns) = 7.910 ns; Loc. = LCCOMB_X47_Y18_N22; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_5_result_int[3]~5'
Info: 13: + IC(0.000 ns) + CELL(0.071 ns) = 7.981 ns; Loc. = LCCOMB_X47_Y18_N24; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_5_result_int[4]~7'
Info: 14: + IC(0.000 ns) + CELL(0.410 ns) = 8.391 ns; Loc. = LCCOMB_X47_Y18_N26; Fanout = 10; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_5_result_int[5]~8'
Info: 15: + IC(0.804 ns) + CELL(0.275 ns) = 9.470 ns; Loc. = LCCOMB_X46_Y20_N12; Fanout = 3; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[26]~23'
Info: 16: + IC(0.749 ns) + CELL(0.414 ns) = 10.633 ns; Loc. = LCCOMB_X46_Y21_N16; Fanout = 2; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[2]~3'
Info: 17: + IC(0.000 ns) + CELL(0.071 ns) = 10.704 ns; Loc. = LCCOMB_X46_Y21_N18; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[3]~5'
Info: 18: + IC(0.000 ns) + CELL(0.071 ns) = 10.775 ns; Loc. = LCCOMB_X46_Y21_N20; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[4]~7'
Info: 19: + IC(0.000 ns) + CELL(0.410 ns) = 11.185 ns; Loc. = LCCOMB_X46_Y21_N22; Fanout = 8; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[5]~8'
Info: 20: + IC(0.783 ns) + CELL(0.271 ns) = 12.239 ns; Loc. = LCCOMB_X46_Y20_N22; Fanout = 3; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[32]~108'
Info: 21: + IC(0.746 ns) + CELL(0.414 ns) = 13.399 ns; Loc. = LCCOMB_X46_Y21_N6; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[3]~5'
Info: 22: + IC(0.000 ns) + CELL(0.071 ns) = 13.470 ns; Loc. = LCCOMB_X46_Y21_N8; Fanout = 1; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[4]~7'
Info: 23: + IC(0.000 ns) + CELL(0.410 ns) = 13.880 ns; Loc. = LCCOMB_X46_Y21_N10; Fanout = 4; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[5]~8'
Info: 24: + IC(0.267 ns) + CELL(0.150 ns) = 14.297 ns; Loc. = LCCOMB_X46_Y21_N24; Fanout = 12; COMB Node = 'lpm_divide:Mod2|lpm_divide_45m:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[38]~102'
Info: 25: + IC(0.782 ns) + CELL(0.420 ns) = 15.499 ns; Loc. = LCCOMB_X46_Y19_N20; Fanout = 1; COMB Node = 'WideOr19~0'
Info: 26: + IC(0.261 ns) + CELL(0.275 ns) = 16.035 ns; Loc. = LCCOMB_X46_Y19_N8; Fanout = 1; COMB Node = 'LCD:lcd1|LCD_TEST:u5|Mux8~2'
Info: 27: + IC(0.251 ns) + CELL(0.275 ns) = 16.561 ns; Loc. = LCCOMB_X46_Y19_N10; Fanout = 1; COMB Node = 'LCD:lcd1|LCD_TEST:u5|Mux8~3'
Info: 28: + IC(0.248 ns) + CELL(0.150 ns) = 16.959 ns; Loc. = LCCOMB_X46_Y19_N28; Fanout = 1; COMB Node = 'LCD:lcd1|LCD_TEST:u5|Mux8~4'
Info: 29: + IC(0.248 ns) + CELL(0.150 ns) = 17.357 ns; Loc. = LCCOMB_X46_Y19_N6; Fanout = 1; COMB Node = 'LCD:lcd1|LCD_TEST:u5|Mux8~8'
Info: 30: + IC(0.250 ns) + CELL(0.150 ns) = 17.757 ns; Loc. = LCCOMB_X46_Y19_N16; Fanout = 1; COMB Node = 'LCD:lcd1|LCD_TEST:u5|Mux8~10'
Info: 31: + IC(0.263 ns) + CELL(0.275 ns) = 18.295 ns; Loc. = LCCOMB_X46_Y19_N2; Fanout = 1; COMB Node = 'LCD:lcd1|LCD_TEST:u5|Mux8~12'
Info: 32: + IC(0.740 ns) + CELL(0.150 ns) = 19.185 ns; Loc. = LCCOMB_X45_Y22_N8; Fanout = 1; COMB Node = 'LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0]~24'
Info: 33: + IC(0.000 ns) + CELL(0.084 ns) = 19.269 ns; Loc. = LCFF_X45_Y22_N9; Fanout = 1; REG Node = 'LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0]'
Info: Total cell delay = 8.530 ns ( 44.27 % )
Info: Total interconnect delay = 10.739 ns ( 55.73 % )
Info: - Smallest clock skew is -3.424 ns
Info: + Shortest clock path from clock "CLOCK_50" to destination register is 2.677 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_N2; Fanout = 4; CLK Node = 'CLOCK_50'
Info: 2: + IC(0.118 ns) + CELL(0.000 ns) = 1.117 ns; Loc. = CLKCTRL_G2; Fanout = 168; COMB Node = 'CLOCK_50~clkctrl'
Info: 3: + IC(1.023 ns) + CELL(0.537 ns) = 2.677 ns; Loc. = LCFF_X45_Y22_N9; Fanout = 1; REG Node = 'LCD:lcd1|LCD_TEST:u5|mLCD_DATA[0]'
Info: Total cell delay = 1.536 ns ( 57.38 % )
Info: Total interconnect delay = 1.141 ns ( 42.62 % )
Info: - Longest clock path from clock "CLOCK_50" to source register is 6.101 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_N2; Fanout = 4; CLK Node = 'CLOCK_50'
Info: 2: + IC(1.071 ns) + CELL(0.787 ns) = 2.857 ns; Loc. = LCFF_X22_Y15_N11; Fanout = 2; REG Node = 'div_clock_1hz:dc1|clock_out'
Info: 3: + IC(1.676 ns) + CELL(0.000 ns) = 4.533 ns; Loc. = CLKCTRL_G1; Fanout = 154; COMB Node = 'div_clock_1hz:dc1|clock_out~clkctrl'
Info: 4: + IC(1.031 ns) + CELL(0.537 ns) = 6.101 ns; Loc. = LCFF_X49_Y17_N19; Fanout = 3; REG Node = 'hour12[5]'
Info: Total cell delay = 2.323 ns ( 38.08 % )
Info: Total interconnect delay = 3.778 ns ( 61.92 % )
Info: + Micro clock to output delay of source is 0.250 ns
Info: + Micro setup delay of destination is -0.036 ns
Info: Clock "KEY[2]" has Internal fmax of 280.03 MHz between source register "times[3]" and destination register "sec131[7]" (period= 3.571 ns)
Info: + Longest register to register delay is 3.356 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X46_Y18_N23; Fanout = 3; REG Node = 'times[3]'
Info: 2: + IC(0.515 ns) + CELL(0.398 ns) = 0.913 ns; Loc. = LCCOMB_X46_Y18_N0; Fanout = 2; COMB Node = 'LessThan22~0'
Info: 3: + IC(0.247 ns) + CELL(0.150 ns) = 1.310 ns; Loc. = LCCOMB_X46_Y18_N10; Fanout = 8; COMB Node = 'LessThan22~1'
Info: 4: + IC(0.252 ns) + CELL(0.150 ns) = 1.712 ns; Loc. = LCCOMB_X46_Y18_N6; Fanout = 24; COMB Node = 'sec131[3]~24'
Info: 5: + IC(0.984 ns) + CELL(0.660 ns) = 3.356 ns; Loc. = LCFF_X48_Y17_N3; Fanout = 1; REG Node = 'sec131[7]'
Info: Total cell delay = 1.358 ns ( 40.46 % )
Info: Total interconnect delay = 1.998 ns ( 59.54 % )
Info: - Smallest clock skew is -0.001 ns
Info: + Shortest clock path from clock "KEY[2]" to destination register is 2.616 ns
Info: 1: + IC(0.000 ns) + CELL(0.842 ns) = 0.842 ns; Loc. = PIN_P23; Fanout = 11; CLK Node = 'KEY[2]'
Info: 2: + IC(0.045 ns) + CELL(0.155 ns) = 1.042 ns; Loc. = CLKDELAYCTRL_G5; Fanout = 1; COMB Node = 'KEY[2]~clk_delay_ctrl'
Info: 3: + IC(0.000 ns) + CELL(0.000 ns) = 1.042 ns; Loc. = CLKCTRL_G5; Fanout = 78; COMB Node = 'KEY[2]~clkctrl'
Info: 4: + IC(1.037 ns) + CELL(0.537 ns) = 2.616 ns; Loc. = LCFF_X48_Y17_N3; Fanout = 1; REG Node = 'sec131[7]'
Info: Total cell delay = 1.534 ns ( 58.64 % )
Info: Total interconnect delay = 1.082 ns ( 41.36 % )
Info: - Longest clock path from clock "KEY[2]" to source register is 2.617 ns
Info: 1: + IC(0.000 ns) + CELL(0.842 ns) = 0.842 ns; Loc. = PIN_P23; Fanout = 11; CLK Node = 'KEY[2]'
Info: 2: + IC(0.045 ns) + CELL(0.155 ns) = 1.042 ns; Loc. = CLKDELAYCTRL_G5; Fanout = 1; COMB Node = 'KEY[2]~clk_delay_ctrl'
Info: 3: + IC(0.000 ns) + CELL(0.000 ns) = 1.042 ns; Loc. = CLKCTRL_G5; Fanout = 78; COMB Node = 'KEY[2]~clkctrl'
Info: 4: + IC(1.038 ns) + CELL(0.537 ns) = 2.617 ns; Loc. = LCFF_X46_Y18_N23; Fanout = 3; REG Node = 'times[3]'
Info: Total cell delay = 1.534 ns ( 58.62 % )
Info: Total interconnect delay = 1.083 ns ( 41.38 % )
Info: + Micro clock to output delay of source is 0.250 ns
Info: + Micro setup delay of destination is -0.036 ns
Info: Clock "KEY[1]" Internal fmax is restricted to 450.05 MHz between source register "stimes[3]" and destination register "stimes[0]"
Info: fmax restricted to clock pin edge rate 2.222 ns. Expand message to see actual delay path.
Info: + Longest register to register delay is 2.006 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X49_Y18_N7; Fanout = 3; REG Node = 'stimes[3]'
Info: 2: + IC(0.336 ns) + CELL(0.398 ns) = 0.734 ns; Loc. = LCCOMB_X49_Y18_N24; Fanout = 2; COMB Node = 'LessThan23~0'
Info: 3: + IC(0.256 ns) + CELL(0.275 ns) = 1.265 ns; Loc. = LCCOMB_X49_Y18_N14; Fanout = 6; COMB Node = 'LessThan23~1'
Info: 4: + IC(0.231 ns) + CELL(0.510 ns) = 2.006 ns; Loc. = LCFF_X49_Y18_N1; Fanout = 27; REG Node = 'stimes[0]'
Info: Total cell delay = 1.183 ns ( 58.97 % )
Info: Total interconnect delay = 0.823 ns ( 41.03 % )
Info: - Smallest clock skew is 0.000 ns
Info: + Shortest clock path from clock "KEY[1]" to destination register is 2.613 ns
Info: 1: + IC(0.000 ns) + CELL(0.842 ns) = 0.842 ns; Loc. = PIN_N23; Fanout = 12; CLK Node = 'KEY[1]'
Info: 2: + IC(0.041 ns) + CELL(0.155 ns) = 1.038 ns; Loc. = CLKDELAYCTRL_G4; Fanout = 1; COMB Node = 'KEY[1]~clk_delay_ctrl'
Info: 3: + IC(0.000 ns) + CELL(0.000 ns) = 1.038 ns; Loc. = CLKCTRL_G4; Fanout = 6; COMB Node = 'KEY[1]~clkctrl'
Info: 4: + IC(1.038 ns) + CELL(0.537 ns) = 2.613 ns; Loc. = LCFF_X49_Y18_N1; Fanout = 27; REG Node = 'stimes[0]'
Info: Total cell delay = 1.534 ns ( 58.71 % )
Info: Total interconnect delay = 1.079 ns ( 41.29 % )
Info: - Longest clock path from clock "KEY[1]" to source register is 2.613 ns
Info: 1: + IC(0.000 ns) + CELL(0.842 ns) = 0.842 ns; Loc. = PIN_N23; Fanout = 12; CLK Node = 'KEY[1]'
Info: 2: + IC(0.041 ns) + CELL(0.155 ns) = 1.038 ns; Loc. = CLKDELAYCTRL_G4; Fanout = 1; COMB Node = 'KEY[1]~clk_delay_ctrl'
Info: 3: + IC(0.000 ns) + CELL(0.000 ns) = 1.038 ns; Loc. = CLKCTRL_G4; Fanout = 6; COMB Node = 'KEY[1]~clkctrl'
Info: 4: + IC(1.038 ns) + CELL(0.537 ns) = 2.613 ns; Loc. = LCFF_X49_Y18_N7; Fanout = 3; REG Node = 'stimes[3]'
Info: Total cell delay = 1.534 ns ( 58.71 % )
Info: Total interconnect delay = 1.079 ns ( 41.29 % )
Info: + Micro clock to output delay of source is 0.250 ns
Info: + Micro setup delay of destination is -0.036 ns
Info: tsu for register "month0[0]" (data pin = "KEY[0]", clock pin = "CLOCK_50") is 5.894 ns
Info: + Longest pin to register delay is 12.028 ns
Info: 1: + IC(0.000 ns) + CELL(0.862 ns) = 0.862 ns; Loc. = PIN_G26; Fanout = 12; PIN Node = 'KEY[0]'
Info: 2: + IC(5.953 ns) + CELL(0.275 ns) = 7.090 ns; Loc. = LCCOMB_X44_Y16_N0; Fanout = 29; COMB Node = 'always4~10'
Info: 3: + IC(1.702 ns) + CELL(0.378 ns) = 9.170 ns; Loc. = LCCOMB_X40_Y17_N12; Fanout = 3; COMB Node = 'month0[1]~91'
Info: 4: + IC(0.924 ns) + CELL(0.393 ns) = 10.487 ns; Loc. = LCCOMB_X34_Y17_N4; Fanout = 10; COMB Node = 'month0[1]~78'
Info: 5: + IC(0.881 ns) + CELL(0.660 ns) = 12.028 ns; Loc. = LCFF_X40_Y17_N19; Fanout = 4; REG Node = 'month0[0]'
Info: Total cell delay = 2.568 ns ( 21.35 % )
Info: Total interconnect delay = 9.460 ns ( 78.65 % )
Info: + Micro setup delay of destination is -0.036 ns
Info: - Shortest clock path from clock "CLOCK_50" to destination register is 6.098 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_N2; Fanout = 4; CLK Node = 'CLOCK_50'
Info: 2: + IC(1.071 ns) + CELL(0.787 ns) = 2.857 ns; Loc. = LCFF_X22_Y15_N11; Fanout = 2; REG Node = 'div_clock_1hz:dc1|clock_out'
Info: 3: + IC(1.676 ns) + CELL(0.000 ns) = 4.533 ns; Loc. = CLKCTRL_G1; Fanout = 154; COMB Node = 'div_clock_1hz:dc1|clock_out~clkctrl'
Info: 4: + IC(1.028 ns) + CELL(0.537 ns) = 6.098 ns; Loc. = LCFF_X40_Y17_N19; Fanout = 4; REG Node = 'month0[0]'
Info: Total cell delay = 2.323 ns ( 38.09 % )
Info: Total interconnect delay = 3.775 ns ( 61.91 % )
Info: tco from clock "KEY[3]" to destination pin "HEX5[0]" through register "m[0]" is 29.348 ns
Info: + Longest clock path from clock "KEY[3]" to source register is 2.351 ns
Info: 1: + IC(0.000 ns) + CELL(0.862 ns) = 0.862 ns; Loc. = PIN_W26; Fanout = 6; CLK Node = 'KEY[3]'
Info: 2: + IC(0.952 ns) + CELL(0.537 ns) = 2.351 ns; Loc. = LCFF_X62_Y10_N7; Fanout = 53; REG Node = 'm[0]'
Info: Total cell delay = 1.399 ns ( 59.51 % )
Info: Total interconnect delay = 0.952 ns ( 40.49 % )
Info: + Micro clock to output delay of source is 0.250 ns
Info: + Longest register to pin delay is 26.747 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X62_Y10_N7; Fanout = 53; REG Node = 'm[0]'
Info: 2: + IC(2.333 ns) + CELL(0.275 ns) = 2.608 ns; Loc. = LCCOMB_X45_Y17_N14; Fanout = 18; COMB Node = 'Selector16~2'
Info: 3: + IC(2.331 ns) + CELL(0.438 ns) = 5.377 ns; Loc. = LCCOMB_X45_Y16_N14; Fanout = 1; COMB Node = 'Selector11~0'
Info: 4: + IC(0.763 ns) + CELL(0.275 ns) = 6.415 ns; Loc. = LCCOMB_X44_Y18_N28; Fanout = 3; COMB Node = 'Selector11~1'
Info: 5: + IC(0.254 ns) + CELL(0.150 ns) = 6.819 ns; Loc. = LCCOMB_X44_Y18_N30; Fanout = 4; COMB Node = 'Selector11~2'
Info: 6: + IC(0.672 ns) + CELL(0.393 ns) = 7.884 ns; Loc. = LCCOMB_X42_Y18_N0; Fanout = 2; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_3_result_int[1]~1'
Info: 7: + IC(0.000 ns) + CELL(0.071 ns) = 7.955 ns; Loc. = LCCOMB_X42_Y18_N2; Fanout = 2; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_3_result_int[2]~3'
Info: 8: + IC(0.000 ns) + CELL(0.071 ns) = 8.026 ns; Loc. = LCCOMB_X42_Y18_N4; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_3_result_int[3]~5'
Info: 9: + IC(0.000 ns) + CELL(0.410 ns) = 8.436 ns; Loc. = LCCOMB_X42_Y18_N6; Fanout = 17; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_3_result_int[4]~6'
Info: 10: + IC(0.477 ns) + CELL(0.275 ns) = 9.188 ns; Loc. = LCCOMB_X43_Y18_N26; Fanout = 3; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[16]~43'
Info: 11: + IC(0.461 ns) + CELL(0.414 ns) = 10.063 ns; Loc. = LCCOMB_X42_Y18_N20; Fanout = 2; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_4_result_int[2]~3'
Info: 12: + IC(0.000 ns) + CELL(0.071 ns) = 10.134 ns; Loc. = LCCOMB_X42_Y18_N22; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_4_result_int[3]~5'
Info: 13: + IC(0.000 ns) + CELL(0.071 ns) = 10.205 ns; Loc. = LCCOMB_X42_Y18_N24; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_4_result_int[4]~7'
Info: 14: + IC(0.000 ns) + CELL(0.410 ns) = 10.615 ns; Loc. = LCCOMB_X42_Y18_N26; Fanout = 22; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_4_result_int[5]~8'
Info: 15: + IC(0.777 ns) + CELL(0.275 ns) = 11.667 ns; Loc. = LCCOMB_X43_Y21_N24; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[23]~36'
Info: 16: + IC(0.731 ns) + CELL(0.393 ns) = 12.791 ns; Loc. = LCCOMB_X42_Y19_N26; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_5_result_int[4]~7'
Info: 17: + IC(0.000 ns) + CELL(0.410 ns) = 13.201 ns; Loc. = LCCOMB_X42_Y19_N28; Fanout = 21; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_5_result_int[5]~8'
Info: 18: + IC(0.684 ns) + CELL(0.150 ns) = 14.035 ns; Loc. = LCCOMB_X44_Y19_N16; Fanout = 2; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[25]~24'
Info: 19: + IC(0.457 ns) + CELL(0.414 ns) = 14.906 ns; Loc. = LCCOMB_X43_Y19_N12; Fanout = 2; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[1]~1'
Info: 20: + IC(0.000 ns) + CELL(0.159 ns) = 15.065 ns; Loc. = LCCOMB_X43_Y19_N14; Fanout = 2; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[2]~3'
Info: 21: + IC(0.000 ns) + CELL(0.071 ns) = 15.136 ns; Loc. = LCCOMB_X43_Y19_N16; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[3]~5'
Info: 22: + IC(0.000 ns) + CELL(0.071 ns) = 15.207 ns; Loc. = LCCOMB_X43_Y19_N18; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[4]~7'
Info: 23: + IC(0.000 ns) + CELL(0.410 ns) = 15.617 ns; Loc. = LCCOMB_X43_Y19_N20; Fanout = 19; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_6_result_int[5]~8'
Info: 24: + IC(0.782 ns) + CELL(0.150 ns) = 16.549 ns; Loc. = LCCOMB_X42_Y17_N6; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|StageOut[30]~19'
Info: 25: + IC(0.750 ns) + CELL(0.414 ns) = 17.713 ns; Loc. = LCCOMB_X43_Y19_N22; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[1]~1'
Info: 26: + IC(0.000 ns) + CELL(0.071 ns) = 17.784 ns; Loc. = LCCOMB_X43_Y19_N24; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[2]~3'
Info: 27: + IC(0.000 ns) + CELL(0.071 ns) = 17.855 ns; Loc. = LCCOMB_X43_Y19_N26; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[3]~5'
Info: 28: + IC(0.000 ns) + CELL(0.071 ns) = 17.926 ns; Loc. = LCCOMB_X43_Y19_N28; Fanout = 1; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[4]~7'
Info: 29: + IC(0.000 ns) + CELL(0.410 ns) = 18.336 ns; Loc. = LCCOMB_X43_Y19_N30; Fanout = 8; COMB Node = 'lpm_divide:Div1|lpm_divide_1dm:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_ove:divider|add_sub_7_result_int[5]~8'
Info: 30: + IC(1.330 ns) + CELL(0.275 ns) = 19.941 ns; Loc. = LCCOMB_X43_Y18_N6; Fanout = 1; COMB Node = 'BCDto7:a5|WideOr6~0'
Info: 31: + IC(0.239 ns) + CELL(0.149 ns) = 20.329 ns; Loc. = LCCOMB_X43_Y18_N8; Fanout = 1; COMB Node = 'BCDto7:a5|WideOr6~1'
Info: 32: + IC(3.776 ns) + CELL(2.642 ns) = 26.747 ns; Loc. = PIN_T2; Fanout = 0; PIN Node = 'HEX5[0]'
Info: Total cell delay = 9.930 ns ( 37.13 % )
Info: Total interconnect delay = 16.817 ns ( 62.87 % )
Info: th for register "day0[3]" (data pin = "SW[3]", clock pin = "CLOCK_50") is 3.739 ns
Info: + Longest clock path from clock "CLOCK_50" to destination register is 6.085 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_N2; Fanout = 4; CLK Node = 'CLOCK_50'
Info: 2: + IC(1.071 ns) + CELL(0.787 ns) = 2.857 ns; Loc. = LCFF_X22_Y15_N11; Fanout = 2; REG Node = 'div_clock_1hz:dc1|clock_out'
Info: 3: + IC(1.676 ns) + CELL(0.000 ns) = 4.533 ns; Loc. = CLKCTRL_G1; Fanout = 154; COMB Node = 'div_clock_1hz:dc1|clock_out~clkctrl'
Info: 4: + IC(1.015 ns) + CELL(0.537 ns) = 6.085 ns; Loc. = LCFF_X34_Y17_N27; Fanout = 4; REG Node = 'day0[3]'
Info: Total cell delay = 2.323 ns ( 38.18 % )
Info: Total interconnect delay = 3.762 ns ( 61.82 % )
Info: + Micro hold delay of destination is 0.266 ns
Info: - Shortest pin to register delay is 2.612 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_AE14; Fanout = 6; PIN Node = 'SW[3]'
Info: 2: + IC(1.116 ns) + CELL(0.413 ns) = 2.528 ns; Loc. = LCCOMB_X34_Y17_N26; Fanout = 1; COMB Node = 'day0~76'
Info: 3: + IC(0.000 ns) + CELL(0.084 ns) = 2.612 ns; Loc. = LCFF_X34_Y17_N27; Fanout = 4; REG Node = 'day0[3]'
Info: Total cell delay = 1.496 ns ( 57.27 % )
Info: Total interconnect delay = 1.116 ns ( 42.73 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 43 warnings
Info: Peak virtual memory: 196 megabytes
Info: Processing ended: Mon Aug 24 16:37:43 2015
Info: Elapsed time: 00:00:03
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