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\chapter*{摘要}
\addcontentsline{toc}{chapter}{摘要}

\begin{spacing}{1.2}

电子设计自动化(Electronic Design Automation, EDA)技术，在电路设计、仿真、验证和优化领域发挥着关键作用。
尽管数字集成电路自动化设计流程已经相当成熟，但是模拟集成电路的EDA工具在自动化方面仍有待完善，
导致模拟电路的设计仍然依赖于人工经验。
随着消费电子领域快速更新、多样化和定制化的趋势日益明显，市场对高性能定制模拟电路的需求不断增长。
但是随着电路规模增大和工艺特征尺寸缩小，手动进行模拟电路设计变得越来越困难。
因此，基于人工智能辅助的模拟电路设计自动化成为当前研究热点。

模拟集成电路的设计流程包括电路拓扑的设计与优化、器件参数的调整和版图绘制等环节，
本文研究重点在于电路拓扑自动优化问题。
目前，模拟电路拓扑优化方法主要可分为三类：拓扑选择、拓扑改进和拓扑生成。
拓扑生成方法相较于拓扑选择和拓扑改进方法，可以生成常规类型之外的新颖架构。
然而，该方法可能产生大量无效电路结构，从而降低算法收敛速度。
为了高效地解决模拟电路拓扑优化的问题，必须对电路的建模与表征方法、高维且异构的设计空间探索方法等方面进行深入研究。

基于上述背景与挑战，本文对高效的拓扑生成方法开展了研究。
首先，本文对模拟运算放大器的拓扑优化问题进行抽象，并提出两种拓扑优化方法。
作为拓扑优化流程的延伸，本文进一步实现了针对运放电路的行为级到晶体管级的自动映射，
并结合版图生成器实现了全流程的自动设计框架。
此外，所提出的拓扑优化算法还被推广至$\Delta$-$\Sigma$调制器的高层次拓扑综合问题。

本文的主要成果总结如下：

(1)\textbf{提出了一种基于图特征嵌入的运算放大器拓扑优化方法。}
本文首次提出将运算放大器的拓扑优化表征为在有向图上的优化问题，并使用双层贝叶斯优化框架有效地解决了该问题。
由于运算放大器电路节点间连接器件的不确定性，设计空间呈现出异构特性且难以解耦。
为了解决图的优化问题，本文首先提出了一种基于图特征嵌入的运算放大器拓扑优化方法。
双层贝叶斯优化框架的上层优化过程负责电路的拓扑生成，下层优化过程则负责器件的尺寸确定。
针对有向无环图的表征，本文设计了一种嵌入算法，将图信息嵌入到向量空间中，
从而可以使用代表电路拓扑的特征距离向量，通过高斯过程模型来构建性能代理模型。
实验结果表明，使用基于进化的NSGA-II算法进行运放拓扑优化的实验均未能满足设计约束。
而所提方法在所有实验中均能找到满足设计约束的电路架构，且达到与人工设计相媲美的水平，
证明了其有效性。

(2)\textbf{提出了一种基于变分图自动编码器的运算放大器拓扑优化方法。}
前述方法通过将代表电路拓扑的有向无环图嵌入为连续向量，从而建立电路性能的在线代理模型。
然而，该特征向量仅适用于模型的训练和更新，拓扑优化仍然在离散空间中通过类似进化的策略进行。
连续空间的映射仅使得高斯过程代理模型的建立更为有效，优化无法直接在连续空间进行。

为解决上述问题，本文进一步提出了一种基于变分图自动编码器的运算放大器拓扑优化方法。
通过图自编码器，电路拓扑对应的有向图在经过编码器嵌入到连续隐空间后，可以再通过解码器重新解码为有向图。
如此一来，电路拓扑优化得以在低维连续的隐空间中进行，采集函数的求解也可直接使用基于梯度的更高效方法。
与基于图特征嵌入的优化方法相比，基于图自编码器的优化方法在不影响优化效果的前提下，将收敛速度平均提高了31.8\%。

(3)\textbf{提出了一种基于设计空间解耦的$\Delta$-$\Sigma$调制器高层次拓扑综合方法。}
针对不同类型的模拟电路，由于其工作方式各异，拓扑优化方法也需要进行定制化设计。
因此，本文将针对运放的拓扑优化方法扩展至$\Delta$-$\Sigma$调制器的高层次拓扑综合问题。
本文为调制器建立高层次的基于图的行为级模型，将拓扑综合问题抽象为带约束的双层黑盒优化问题，并提出了一种基于设计空间解耦的双层优化框架。
在保证优化潜力的基础上，本方法将调制器的设计空间解耦为表示电路拓扑和构建模块尺寸的向量，并采用适用于离散变量的贝叶斯优化框架进行优化。
与基线算法的对比实验证明，本方法在收敛速度更快的前提下，能够将调制器性能的FOM值提升20.2\%到41.2\%。
相比于未进行设计空间解耦的单层贝叶斯优化方法，更是将优化时间缩短了64.8\%。
此外，经由该算法综合得到的一种新颖的$\Delta$-$\Sigma$调制器拓扑，在经过晶体管级的电路实现后，性能仍然可靠，并达到了与人工设计的调制器相当的水平。

(4)\textbf{提出了一种针对模拟运算放大器的全流程自动生成器OPAMP-Generator。}
为解决运算放大器拓扑优化后仍需设计师手动完成晶体管级电路实现的问题，本文提出了一种基于$g_m/I_d$思想的晶体管级电路映射方法，
无需直接对晶体管尺寸进行优化，而是通过调整$g_m/I_d$的值来优化电路性能。
随后，结合自动的版图生成器，本文进一步构建出一种模拟运算放大器全流程自动生成器OPAMP-Generator。
OPAMP-Generator只需电路设计指标和PDK作为输入，便能高效地生成可用于流片的GDS-II版图。
基于$g_m/I_d$设计理念和优化框架的电路尺寸优化方法有助于实现高质量的晶体管级电路。
借助OPAMP-Generator在不同步骤之间的高效连接，拓扑优化结果提供的版图级约束可直接提供给版图生成器，从而进一步提高版图生成效率。
实验结果表明，OPAMP-Generator可在平均9小时内完成与人工设计相比具有竞争力的三级运算放大器的全自动生成，提高了模拟电路设计自动化水平，具有较高的实用价值。

本文所提出的方法均已开源：\url{https://github.com/jialinlu/work_release}。

\end{spacing}

{\textbf{关键词：集成电路，电子设计自动化，电路优化，设计空间探索，机器学习，贝叶斯优化}}

{\textbf{中图分类号：TN47}}