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打野/Verilog练习代码

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tb_cells.v 1.72 KB
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打野 提交于 2023-09-25 21:38 . 2023-9-25
//2023-9-25 (姜青羊)
//cells(各种常用基本组合逻辑单元)
module tb_comb();
reg a, b,c,d ;
reg sel ;
wire y_buf, y_not, y_and ;
wire y_or, y_xor ;
wire y_nand, y_nor, y_nxor ;
wire y_mux ;
wire[1:0] y_add ;
wire not_drive ;
initial begin
sel=0;
a=0; b=0;
#10;
sel=0;
a=1; b=0;
#10;
sel=0;
a=0; b=1;
#10;
sel=0;
a=1; b=1;
#10;
sel=1;
a=0; b=0;
#10;
sel=1;
a=1; b=0;
#10;
sel=1;
a=0; b=1;
#10;
sel=1;
a=1; b=1;
#10;
$display("Info:sim end.");
//----test x and z, high-z和unknow的信号,写z和x就好了
a=0; b=1'bz; //high-z
#10;
a=1; b=1'bz;
#10;
a=0; b=1'bx; //un-know
#10;
a=1; b=1'bx;
#10;
$finish();
end
comb u_comb (
.a (a) ,
. b ( b) ,
.c (c),
.d (d),
.sel (sel),
.y_buf (y_buf), //缓冲器buffer
.y_not (y_not),
.y_and (y_and),
.y_or (y_or),
.y_xor (y_xor), //异或
.y_nand (y_nand), //与非
.y_nor (y_nor), //或非
.y_nxor (y_nxor), //同或(异或非)
.y_mux (y_mux),
.y_add (y_add)//加法
);
endmodule
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