1 Star 0 Fork 0

打野/Verilog练习代码

加入 Gitee
与超过 1200万 开发者一起发现、参与优秀开源项目,私有仓库也完全免费 :)
免费加入
文件
克隆/下载
practice_24.2.3.v 304 Bytes
一键复制 编辑 原始数据 按行查看 历史
打野 提交于 2024-02-03 23:54 . 2024-2-3
//2024-2-2 姜青羊
//7段数码显示译码管默写
module seg_dec (
num,
a_g
);
input[3:0] num;
output[6:0] a_g;
reg[6:0] a_g;
always @(*) begin
case(num)
endcase
end
endmodule
马建仓 AI 助手
尝试更多
代码解读
代码找茬
代码优化
1
https://gitee.com/fight_wild/verilog-code.git
git@gitee.com:fight_wild/verilog-code.git
fight_wild
verilog-code
Verilog练习代码
master

搜索帮助