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打野/Verilog练习代码

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practice_11.14.v 841 Bytes
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打野 提交于 2023-11-14 22:01 . 2023-11-14
//2023-11-14
//·ѡ if-else
`timescale 1ns/10ps
module fn_sw (
a,
b,
sel,
y
);
input a,b;
input[1:0] sel;
output y;
reg y;
always @(*) begin
if(sel==00)
y=a&b;
else if(sel==01)
y=a|b;
else if(sel==10)
y=a^b;
else
y=~(a^b);
end
endmodule
//-----------testbench-----------
module tb_fn_sw ();
reg[3:0] sba;
wire yy;
always #10 sba=sba+1;
initial begin
sba=4'b0000;
#200 $stop;
end
fn_sw fn_sw (
.a(sba[0]),
.b(sba[1]),
.sel(sba[3:2]),
.y(yy)
);
endmodule
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