1 Star 0 Fork 0

打野/Verilog练习代码

加入 Gitee
与超过 1200万 开发者一起发现、参与优秀开源项目,私有仓库也完全免费 :)
免费加入
文件
克隆/下载
practice_1.11.v 1.53 KB
一键复制 编辑 原始数据 按行查看 历史
打野 提交于 2024-01-11 19:51 . 2024-1-11
//2024-1-11 姜青羊
//case语句实现多路选择逻辑
`timescale 1ns/10ps
module fn_sw (
a,
b,
sel,
y
);
input a,b;
input[1:0] sel;
output y;
reg y;
always @(*)
begin
case (sel)
2'b00: begin y<=a&b; end
2'b01: begin y<=a|b; end
2'b10: begin y<=a^b; end
2'b11: begin y<=~(a^b); end
endcase
end
endmodule
//---------testbench----------
module tb_fn_sw ();
reg aa,bb;
reg[1:0] ss;
initial begin
ss=00; aa=0; bb=0;
#10 ss=00; aa=0; bb=1;
#10 ss=00; aa=1; bb=0;
#10 ss=00; aa=1; bb=1;
#10 ss=01; aa=0; bb=0;
#10 ss=01; aa=0; bb=1;
#10 ss=01; aa=1; bb=0;
#10 ss=01; aa=1; bb=1;
#10 ss=10; aa=0; bb=0;
#10 ss=10; aa=0; bb=1;
#10 ss=10; aa=1; bb=0;
#10 ss=10; aa=1; bb=1;
#10 ss=11; aa=0; bb=0;
#10 ss=11; aa=0; bb=1;
#10 ss=11; aa=1; bb=0;
#10 ss=11; aa=1; bb=1;
$stop;
end
fn_sw u_fn_sw (
.a(aa),
.b(bb),
.sel(ss),
.y(yy)
);
endmodule
马建仓 AI 助手
尝试更多
代码解读
代码找茬
代码优化
1
https://gitee.com/fight_wild/verilog-code.git
git@gitee.com:fight_wild/verilog-code.git
fight_wild
verilog-code
Verilog练习代码
master

搜索帮助