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打野/Verilog练习代码

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many-way selection(review).v 870 Bytes
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打野 提交于 2023-10-04 21:15 . 2023-10-4
//2023-10-4 姜青羊
//case语句的多路选择逻辑
`timescale 1ns/10ps
module fn_sw (
a ,
b ,
sel ,
y
);
input a,b ;
input[1:0] sel ;
output y ;
reg y ;
always @(a or b or sel) begin
case(sel)
2'b00: y = a&b;
2'b01: y = a|b;
2'b10: y = a^b;
2'b10: y = ~(a^b);
endcase
end
endmodule
//------------testbench--------------
module tb_fn_sw ();
reg[3:0] absel ;
wire y ;
initial begin
absel <= 0;
#200 $stop;
end
always #10 absel <= absel+1;
fn_sw u_fn_sw (
.a(absel[0]) ,
.b(absel[1]) ,
.sel(absel[3:2]) ,
.y(y)
);
endmodule
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