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打野/Verilog练习代码

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2024-1-12.v 960 Bytes
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打野 提交于 2024-01-12 20:13 . 2024-1-12
//2024-1-12 姜青羊
//always的if-else语句,实现多路选择逻辑
module fn_sw (
a,
b,
sel,
y
);
input a,b;
input[1:0] sel;
output y;
reg y;
always @(*)begin
if(sel==00)
y=a&b;
else if(sel==01)
y=a|b;
else if(sel==10)
y=a^b;
else
y=~(a^b);
end
endmodule
//----------------testbench------------
module tn_fn_sw ();
reg[3:0] selab;
wire yy;
initial begin
selab=0000;
#200 $stop;
end
always #10 selab=selab+1;
fn_sw u_fn_sw (
.a(selab[1]),
.b(selab[0]),
.sel(selab[3:2]),
.y(yy)
);
endmodule
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