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Fitter report for TCD1206
Mon Jul 26 00:15:57 2021
Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Incremental Compilation Preservation Summary
6. Incremental Compilation Partition Settings
7. Incremental Compilation Placement Preservation
8. Pin-Out File
9. Fitter Resource Usage Summary
10. Input Pins
11. Output Pins
12. I/O Bank Usage
13. All Package Pins
14. Output Pin Default Load For Reported TCO
15. Fitter Resource Utilization by Entity
16. Delay Chain Summary
17. Pad To Core Delay Chain Fanout
18. Control Signals
19. Non-Global High Fan-Out Signals
20. Interconnect Usage Summary
21. LAB Logic Elements
22. LAB-wide Signals
23. LAB Signals Sourced
24. LAB Signals Sourced Out
25. LAB Distinct Inputs
26. Fitter Device Options
27. Operating Settings and Conditions
28. Estimated Delay Added for Hold Timing
29. Advanced Data - General
30. Advanced Data - Placement Preparation
31. Advanced Data - Placement
32. Advanced Data - Routing
33. Fitter Messages
34. Fitter Suppressed Messages
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; Legal Notice ;
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Copyright (C) 1991-2009 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
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programming logic devices manufactured by Altera and sold by
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applicable agreement for further details.
+-------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+------------------------------------------+
; Fitter Status ; Successful - Mon Jul 26 00:15:57 2021 ;
; Quartus II Version ; 9.0 Build 132 02/25/2009 SJ Full Version ;
; Revision Name ; TCD1206 ;
; Top-level Entity Name ; TCD1206 ;
; Family ; Cyclone II ;
; Device ; EP2C5Q208C8 ;
; Timing Models ; Final ;
; Total logic elements ; 57 / 4,608 ( 1 % ) ;
; Total combinational functions ; 57 / 4,608 ( 1 % ) ;
; Dedicated logic registers ; 35 / 4,608 ( < 1 % ) ;
; Total registers ; 35 ;
; Total pins ; 6 / 142 ( 4 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 119,808 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+------------------------------------+------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; EP2C5Q208C8 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 3.3-V LVTTL ; ;
; Use smart compilation ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Always Enable Input Buffers ; Off ; Off ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; 1 processor ; 100.0% ;
; 2 processors ; < 0.1% ;
+----------------------------+-------------+
+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+-------------------------+--------------------+
; Type ; Value ;
+-------------------------+--------------------+
; Placement ; ;
; -- Requested ; 0 / 98 ( 0.00 % ) ;
; -- Achieved ; 0 / 98 ( 0.00 % ) ;
; ; ;
; Routing (by Connection) ; ;
; -- Requested ; 0 / 0 ( 0.00 % ) ;
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
+-------------------------+--------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
+--------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Top ; 98 ; 0 ; N/A ; Source File ;
+----------------+---------+-------------------+-------------------------+-------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Quartus Project/光电1801周久韧.20181109010.图像传感器驱动课程设计/TCD1206/TCD1206.pin.
+--------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------+
; Total logic elements ; 57 / 4,608 ( 1 % ) ;
; -- Combinational with no register ; 22 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 35 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 15 ;
; -- 3 input functions ; 6 ;
; -- <=2 input functions ; 36 ;
; -- Register only ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 28 ;
; -- arithmetic mode ; 29 ;
; ; ;
; Total registers* ; 35 / 5,010 ( < 1 % ) ;
; -- Dedicated logic registers ; 35 / 4,608 ( < 1 % ) ;
; -- I/O registers ; 0 / 402 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 4 / 288 ( 1 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 6 / 142 ( 4 % ) ;
; -- Clock pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 0 ;
; M4Ks ; 0 / 26 ( 0 % ) ;
; Total block memory bits ; 0 / 119,808 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 119,808 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 0 / 8 ( 0 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Peak interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Maximum fan-out node ; CLK ;
; Maximum fan-out ; 35 ;
; Highest non-global fan-out signal ; CLK ;
; Highest non-global fan-out ; 35 ;
; Total fan-out ; 288 ;
; Average fan-out ; 2.85 ;
+---------------------------------------------+----------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; CLK ; 10 ; 1 ; 0 ; 12 ; 2 ; 35 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; RST ; 11 ; 1 ; 0 ; 12 ; 3 ; 35 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; CR1 ; 3 ; 1 ; 0 ; 13 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; CR2 ; 4 ; 1 ; 0 ; 13 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RS ; 5 ; 1 ; 0 ; 13 ; 4 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; SH ; 6 ; 1 ; 0 ; 12 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1 ; 8 / 34 ( 24 % ) ; 3.3V ; -- ;
; 2 ; 0 / 35 ( 0 % ) ; 3.3V ; -- ;
; 3 ; 1 / 37 ( 3 % ) ; 3.3V ; -- ;
; 4 ; 0 / 36 ( 0 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1 ; 0 ; 1 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 2 ; 1 ; 1 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 3 ; 2 ; 1 ; CR1 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 4 ; 3 ; 1 ; CR2 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 5 ; 4 ; 1 ; RS ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 6 ; 5 ; 1 ; SH ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 7 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 8 ; 6 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 10 ; 7 ; 1 ; CLK ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 11 ; 8 ; 1 ; RST ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 12 ; 9 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 13 ; 10 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 14 ; 11 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 15 ; 12 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 16 ; 13 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 17 ; 14 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; 18 ; 15 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; 19 ; 16 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; 20 ; 17 ; 1 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
; 21 ; 18 ; 1 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;
; 22 ; 19 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; 23 ; 20 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 24 ; 21 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 25 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 26 ; 22 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; 27 ; 23 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 28 ; 24 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 29 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 30 ; 25 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 31 ; 26 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 32 ; 27 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 33 ; 28 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 34 ; 29 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 35 ; 30 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 36 ; 31 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 37 ; 32 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 38 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 39 ; 34 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 40 ; 35 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 41 ; 36 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 42 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 43 ; 37 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 44 ; 38 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 45 ; 39 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 46 ; 40 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 47 ; 41 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 48 ; 42 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 49 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 50 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 51 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 52 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 53 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 54 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 55 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 56 ; 43 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 57 ; 44 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 58 ; 45 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 59 ; 46 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 60 ; 47 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 61 ; 48 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 62 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 63 ; 49 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 64 ; 50 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 65 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 66 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 67 ; 52 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 68 ; 53 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 69 ; 54 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 70 ; 57 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 71 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 72 ; 58 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 73 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 74 ; 59 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 75 ; 60 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 76 ; 63 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 77 ; 64 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 78 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 79 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 80 ; 65 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 81 ; 66 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 82 ; 67 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 83 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 84 ; 68 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 85 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 86 ; 69 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 87 ; 70 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 88 ; 71 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 89 ; 72 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 90 ; 73 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 91 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 92 ; 74 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 93 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 94 ; 75 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 95 ; 76 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 96 ; 77 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 97 ; 78 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 98 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 99 ; 79 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 100 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 101 ; 80 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 102 ; 81 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 103 ; 82 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 104 ; 83 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 105 ; 84 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 106 ; 85 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 107 ; 86 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 108 ; 87 ; 3 ; ~LVDS41p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 109 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 110 ; 89 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 111 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 112 ; 90 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 113 ; 91 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 114 ; 92 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 115 ; 93 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 116 ; 94 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 117 ; 95 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 118 ; 96 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 119 ; 97 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 120 ; 98 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 121 ; 99 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; 122 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 123 ; 100 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; 124 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 125 ; 101 ; 3 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; 126 ; 102 ; 3 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; 127 ; 103 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 128 ; 104 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 129 ; 105 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 130 ; 106 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 131 ; 107 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 132 ; 108 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 133 ; 109 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 134 ; 110 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 135 ; 111 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 136 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 137 ; 112 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 138 ; 113 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 139 ; 114 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 140 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 141 ; 115 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 142 ; 116 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 143 ; 117 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 144 ; 118 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 145 ; 119 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 146 ; 120 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 147 ; 121 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 148 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 149 ; 123 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 150 ; 124 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 151 ; 125 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 152 ; 126 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 153 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 154 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 155 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 156 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 157 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 158 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 159 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 160 ; 127 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 161 ; 128 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 162 ; 129 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 163 ; 130 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 164 ; 131 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 165 ; 132 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 166 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 167 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 168 ; 134 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 169 ; 135 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 170 ; 137 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 171 ; 138 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 172 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 173 ; 139 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 174 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 175 ; 140 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 176 ; 141 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 177 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 178 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 179 ; 144 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 180 ; 145 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 181 ; 146 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 182 ; 147 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 183 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 184 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 185 ; 148 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 186 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 187 ; 149 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 188 ; 150 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 189 ; 151 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 190 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 191 ; 152 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 192 ; 153 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 193 ; 154 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 194 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 195 ; 155 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 196 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 197 ; 158 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 198 ; 159 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 199 ; 162 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 200 ; 163 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 201 ; 164 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 202 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 203 ; 165 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 204 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 205 ; 166 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 206 ; 167 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 207 ; 168 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 208 ; 169 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 0 pF ; Not Available ;
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
; Simple RSDS ; 0 pF ; Not Available ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; |TCD1206 ; 57 (57) ; 35 (35) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 ; 0 ; 22 (22) ; 0 (0) ; 35 (35) ; |TCD1206 ; work ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+-------------------------------------------------------------------------------+
; Delay Chain Summary ;
+------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; SH ; Output ; -- ; -- ; -- ; -- ;
; RS ; Output ; -- ; -- ; -- ; -- ;
; CR1 ; Output ; -- ; -- ; -- ; -- ;
; CR2 ; Output ; -- ; -- ; -- ; -- ;
; CLK ; Input ; 0 ; 0 ; -- ; -- ;
; RST ; Input ; 6 ; 6 ; -- ; -- ;
+------+----------+---------------+---------------+-----------------------+-----+
+---------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; CLK ; ; ;
; - RS~reg0 ; 0 ; 0 ;
; - SH~reg0 ; 0 ; 0 ;
; - CR1~reg0 ; 0 ; 0 ;
; - sh_count[17] ; 0 ; 0 ;
; - sh_count[18] ; 0 ; 0 ;
; - sh_count[16] ; 0 ; 0 ;
; - sh_count[14] ; 0 ; 0 ;
; - sh_count[13] ; 0 ; 0 ;
; - sh_count[10] ; 0 ; 0 ;
; - sh_count[11] ; 0 ; 0 ;
; - sh_count[12] ; 0 ; 0 ;
; - sh_count[9] ; 0 ; 0 ;
; - sh_count[6] ; 0 ; 0 ;
; - sh_count[7] ; 0 ; 0 ;
; - sh_count[8] ; 0 ; 0 ;
; - sh_count[4] ; 0 ; 0 ;
; - sh_count[5] ; 0 ; 0 ;
; - sh_count[15] ; 0 ; 0 ;
; - rs_count[5] ; 0 ; 0 ;
; - rs_count[4] ; 0 ; 0 ;
; - rs_count[1] ; 0 ; 0 ;
; - rs_count[2] ; 0 ; 0 ;
; - rs_count[3] ; 0 ; 0 ;
; - cr_count[4] ; 0 ; 0 ;
; - cr_count[5] ; 0 ; 0 ;
; - cr_count[1] ; 0 ; 0 ;
; - cr_count[2] ; 0 ; 0 ;
; - cr_count[3] ; 0 ; 0 ;
; - cr_count[6] ; 0 ; 0 ;
; - sh_count[0] ; 0 ; 0 ;
; - sh_count[1] ; 0 ; 0 ;
; - sh_count[2] ; 0 ; 0 ;
; - sh_count[3] ; 0 ; 0 ;
; - rs_count[0] ; 0 ; 0 ;
; - cr_count[0] ; 0 ; 0 ;
; RST ; ; ;
; - RS~reg0 ; 0 ; 6 ;
; - SH~reg0 ; 0 ; 6 ;
; - CR1~reg0 ; 0 ; 6 ;
; - sh_count[17] ; 0 ; 6 ;
; - sh_count[18] ; 0 ; 6 ;
; - sh_count[16] ; 0 ; 6 ;
; - sh_count[14] ; 0 ; 6 ;
; - sh_count[13] ; 0 ; 6 ;
; - sh_count[10] ; 0 ; 6 ;
; - sh_count[11] ; 0 ; 6 ;
; - sh_count[12] ; 0 ; 6 ;
; - sh_count[9] ; 0 ; 6 ;
; - sh_count[6] ; 0 ; 6 ;
; - sh_count[7] ; 0 ; 6 ;
; - sh_count[8] ; 0 ; 6 ;
; - sh_count[4] ; 0 ; 6 ;
; - sh_count[5] ; 0 ; 6 ;
; - sh_count[15] ; 0 ; 6 ;
; - rs_count[5] ; 0 ; 6 ;
; - rs_count[4] ; 0 ; 6 ;
; - rs_count[1] ; 0 ; 6 ;
; - rs_count[2] ; 0 ; 6 ;
; - rs_count[3] ; 0 ; 6 ;
; - cr_count[4] ; 0 ; 6 ;
; - cr_count[5] ; 0 ; 6 ;
; - cr_count[1] ; 0 ; 6 ;
; - cr_count[2] ; 0 ; 6 ;
; - cr_count[3] ; 0 ; 6 ;
; - cr_count[6] ; 0 ; 6 ;
; - sh_count[0] ; 0 ; 6 ;
; - sh_count[1] ; 0 ; 6 ;
; - sh_count[2] ; 0 ; 6 ;
; - sh_count[3] ; 0 ; 6 ;
; - rs_count[0] ; 0 ; 6 ;
; - cr_count[0] ; 0 ; 6 ;
+---------------------+-------------------+---------+
+-----------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+-------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; CLK ; PIN_10 ; 35 ; Clock ; no ; -- ; -- ; -- ;
; LessThan6~0 ; LCCOMB_X3_Y11_N26 ; 6 ; Sync. clear ; no ; -- ; -- ; -- ;
; LessThan7~7 ; LCCOMB_X2_Y12_N4 ; 19 ; Sync. clear ; no ; -- ; -- ; -- ;
; LessThan8~1 ; LCCOMB_X3_Y11_N6 ; 7 ; Sync. clear ; no ; -- ; -- ; -- ;
; RST ; PIN_11 ; 35 ; Async. clear ; no ; -- ; -- ; -- ;
+-------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------+------------------+
; Name ; Fan-Out ;
+--------------+------------------+
; RST ; 35 ;
; CLK ; 35 ;
; LessThan7~7 ; 19 ;
; LessThan8~1 ; 7 ;
; LessThan6~0 ; 6 ;
; sh_count[13] ; 6 ;
; cr_count[6] ; 4 ;
; sh_count[16] ; 4 ;
; sh_count[8] ; 4 ;
; LessThan7~0 ; 3 ;
; cr_count[1] ; 3 ;
; cr_count[4] ; 3 ;
; cr_count[3] ; 3 ;
; cr_count[2] ; 3 ;
; cr_count[5] ; 3 ;
; rs_count[4] ; 3 ;
; rs_count[5] ; 3 ;
; sh_count[4] ; 3 ;
; sh_count[9] ; 3 ;
; sh_count[14] ; 3 ;
; sh_count[12] ; 3 ;
; sh_count[11] ; 3 ;
; sh_count[10] ; 3 ;
; sh_count[5] ; 3 ;
; sh_count[7] ; 3 ;
; sh_count[6] ; 3 ;
; sh_count[15] ; 3 ;
; CR1~1 ; 2 ;
; rs_enable~0 ; 2 ;
; LessThan7~3 ; 2 ;
; LessThan7~2 ; 2 ;
; LessThan7~1 ; 2 ;
; CR1~reg0 ; 2 ;
; SH~reg0 ; 2 ;
; cr_count[0] ; 2 ;
; rs_count[0] ; 2 ;
; sh_count[0] ; 2 ;
; sh_count[1] ; 2 ;
; sh_count[2] ; 2 ;
; sh_count[3] ; 2 ;
; rs_count[3] ; 2 ;
; rs_count[2] ; 2 ;
; rs_count[1] ; 2 ;
; sh_count[18] ; 2 ;
; sh_count[17] ; 2 ;
; LessThan8~0 ; 1 ;
; LessThan7~6 ; 1 ;
; LessThan7~5 ; 1 ;
; LessThan7~4 ; 1 ;
; CR1~4 ; 1 ;
+--------------+------------------+
+----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------------+
; Block interconnects ; 47 / 15,666 ( < 1 % ) ;
; C16 interconnects ; 0 / 812 ( 0 % ) ;
; C4 interconnects ; 27 / 11,424 ( < 1 % ) ;
; Direct links ; 11 / 15,666 ( < 1 % ) ;
; Global clocks ; 0 / 8 ( 0 % ) ;
; Local interconnects ; 44 / 4,608 ( < 1 % ) ;
; R24 interconnects ; 0 / 652 ( 0 % ) ;
; R4 interconnects ; 18 / 13,328 ( < 1 % ) ;
+----------------------------+-----------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+---------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 14.25) ; Number of LABs (Total = 4) ;
+---------------------------------------------+-----------------------------+
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 3 ;
+---------------------------------------------+-----------------------------+
+------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-----------------------------+
; LAB-wide Signals (Average = 2.50) ; Number of LABs (Total = 4) ;
+------------------------------------+-----------------------------+
; 1 Async. clear ; 4 ;
; 1 Clock ; 4 ;
; 1 Sync. clear ; 2 ;
+------------------------------------+-----------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 23.00) ; Number of LABs (Total = 4) ;
+----------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 0 ;
; 23 ; 0 ;
; 24 ; 0 ;
; 25 ; 2 ;
; 26 ; 1 ;
+----------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 6.75) ; Number of LABs (Total = 4) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 1 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 1 ;
+-------------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+---------------------------------------------+-----------------------------+
; Number of Distinct Inputs (Average = 9.00) ; Number of LABs (Total = 4) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 1 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 1 ;
+---------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; nCEO ; As output driving ground ;
; ASDO,nCSO ; As input tri-stated ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 癈 ;
; High Junction Temperature ; 85 癈 ;
+---------------------------+--------+
+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
+----------------------------+
; Advanced Data - General ;
+--------------------+-------+
; Name ; Value ;
+--------------------+-------+
; Status Code ; 0 ;
; Desired User Slack ; 0 ;
; Fit Attempts ; 1 ;
+--------------------+-------+
+----------------------------------------------------------------------------+
; Advanced Data - Placement Preparation ;
+------------------------------------------------------------------+---------+
; Name ; Value ;
+------------------------------------------------------------------+---------+
; Auto Fit Point 1 - Fit Attempt 1 ; ff ;
; Mid Wire Use - Fit Attempt 1 ; 0 ;
; Mid Slack - Fit Attempt 1 ; -8200 ;
; Internal Atom Count - Fit Attempt 1 ; 93 ;
; LE/ALM Count - Fit Attempt 1 ; 58 ;
; LAB Count - Fit Attempt 1 ; 5 ;
; Outputs per Lab - Fit Attempt 1 ; 5.400 ;
; Inputs per LAB - Fit Attempt 1 ; 7.000 ;
; Global Inputs per LAB - Fit Attempt 1 ; 0.000 ;
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1 ; 0:1;1:4 ;
; LAB Constraint 'non-global controls' - Fit Attempt 1 ; 0:1;3:4 ;
; LAB Constraint 'non-global + aclr' - Fit Attempt 1 ; 0:1;3:4 ;
; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1 ; 0:5 ;
; LAB Constraint 'global controls' - Fit Attempt 1 ; 0:5 ;
; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:1;2:4 ;
; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:1;2:4 ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1 ; 0:1;1:4 ;
; LAB Constraint 'aclr constraint' - Fit Attempt 1 ; 0:1;1:4 ;
; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1 ; 0:1;1:4 ;
; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1 ; 0:1;1:4 ;
; LAB Constraint 'has placement constraint' - Fit Attempt 1 ; 0:3;1:2 ;
; LAB Constraint 'group hierarchy constraint' - Fit Attempt 1 ; 0:1;1:4 ;
; LEs in Chains - Fit Attempt 1 ; 32 ;
; LEs in Long Chains - Fit Attempt 1 ; 19 ;
; LABs with Chains - Fit Attempt 1 ; 4 ;
; LABs with Multiple Chains - Fit Attempt 1 ; 0 ;
; Time - Fit Attempt 1 ; 0 ;
+------------------------------------------------------------------+---------+
+---------------------------------------------+
; Advanced Data - Placement ;
+-------------------------------------+-------+
; Name ; Value ;
+-------------------------------------+-------+
; Auto Fit Point 2 - Fit Attempt 1 ; ff ;
; Early Wire Use - Fit Attempt 1 ; 0 ;
; Early Slack - Fit Attempt 1 ; -5757 ;
; Auto Fit Point 5 - Fit Attempt 1 ; ff ;
; Mid Wire Use - Fit Attempt 1 ; 0 ;
; Mid Slack - Fit Attempt 1 ; -5222 ;
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
; Auto Fit Point 5 - Fit Attempt 1 ; ff ;
; Mid Wire Use - Fit Attempt 1 ; 0 ;
; Mid Slack - Fit Attempt 1 ; -5222 ;
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
; Late Wire Use - Fit Attempt 1 ; 0 ;
; Late Slack - Fit Attempt 1 ; -5222 ;
; Peak Regional Wire - Fit Attempt 1 ; 0.000 ;
; Auto Fit Point 7 - Fit Attempt 1 ; ff ;
; Time - Fit Attempt 1 ; 0 ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 0.031 ;
+-------------------------------------+-------+
+---------------------------------------------------+
; Advanced Data - Routing ;
+-------------------------------------+-------------+
; Name ; Value ;
+-------------------------------------+-------------+
; Early Slack - Fit Attempt 1 ; -3959 ;
; Early Wire Use - Fit Attempt 1 ; 0 ;
; Peak Regional Wire - Fit Attempt 1 ; 0 ;
; Mid Slack - Fit Attempt 1 ; -4359 ;
; Late Slack - Fit Attempt 1 ; -2147483648 ;
; Late Wire Use - Fit Attempt 1 ; 0 ;
; Time - Fit Attempt 1 ; 0 ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 0.016 ;
+-------------------------------------+-------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 9.0 Build 132 02/25/2009 SJ Full Version
Info: Processing started: Mon Jul 26 00:15:53 2021
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off TCD1206 -c TCD1206
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Info: Selected device EP2C5Q208C8 for design "TCD1206"
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info: Device EP2C5Q208I8 is compatible
Info: Device EP2C8Q208C8 is compatible
Info: Device EP2C8Q208I8 is compatible
Info: Fitter converted 3 user pins into dedicated programming pins
Info: Pin ~ASDO~ is reserved at location 1
Info: Pin ~nCSO~ is reserved at location 2
Info: Pin ~LVDS41p/nCEO~ is reserved at location 108
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time.
Info: Starting register packing
Info: Finished register packing
Extra Info: No registers were packed into other blocks
Info: Fitter preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Slack time is -4.8 ns between source register "cr_count[2]" and destination register "cr_count[5]"
Info: + Largest register to register requirement is 0.736 ns
Info: Shortest clock path from clock "CLK" to destination register is 2.492 ns
Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = Unassigned; Fanout = 35; CLK Node = 'CLK'
Info: 2: + IC(0.972 ns) + CELL(0.666 ns) = 2.492 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'cr_count[5]'
Info: Total cell delay = 1.520 ns ( 61.00 % )
Info: Total interconnect delay = 0.972 ns ( 39.00 % )
Info: Longest clock path from clock "CLK" to destination register is 2.492 ns
Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = Unassigned; Fanout = 35; CLK Node = 'CLK'
Info: 2: + IC(0.972 ns) + CELL(0.666 ns) = 2.492 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'cr_count[5]'
Info: Total cell delay = 1.520 ns ( 61.00 % )
Info: Total interconnect delay = 0.972 ns ( 39.00 % )
Info: Shortest clock path from clock "CLK" to source register is 2.492 ns
Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = Unassigned; Fanout = 35; CLK Node = 'CLK'
Info: 2: + IC(0.972 ns) + CELL(0.666 ns) = 2.492 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'cr_count[2]'
Info: Total cell delay = 1.520 ns ( 61.00 % )
Info: Total interconnect delay = 0.972 ns ( 39.00 % )
Info: Longest clock path from clock "CLK" to source register is 2.492 ns
Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = Unassigned; Fanout = 35; CLK Node = 'CLK'
Info: 2: + IC(0.972 ns) + CELL(0.666 ns) = 2.492 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'cr_count[2]'
Info: Total cell delay = 1.520 ns ( 61.00 % )
Info: Total interconnect delay = 0.972 ns ( 39.00 % )
Info: Micro clock to output delay of source is 0.304 ns
Info: Micro setup delay of destination is -0.040 ns
Info: - Longest register to register delay is 5.536 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'cr_count[2]'
Info: 2: + IC(0.511 ns) + CELL(0.370 ns) = 0.881 ns; Loc. = Unassigned; Fanout = 2; COMB Node = 'CR1~1'
Info: 3: + IC(1.241 ns) + CELL(0.651 ns) = 2.773 ns; Loc. = Unassigned; Fanout = 1; COMB Node = 'LessThan8~0'
Info: 4: + IC(0.160 ns) + CELL(0.499 ns) = 3.432 ns; Loc. = Unassigned; Fanout = 7; COMB Node = 'LessThan8~1'
Info: 5: + IC(1.444 ns) + CELL(0.660 ns) = 5.536 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'cr_count[5]'
Info: Total cell delay = 2.180 ns ( 39.38 % )
Info: Total interconnect delay = 3.356 ns ( 60.62 % )
Info: Estimated most critical path is register to register delay of 5.536 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X1_Y12; Fanout = 4; REG Node = 'cr_count[2]'
Info: 2: + IC(0.511 ns) + CELL(0.370 ns) = 0.881 ns; Loc. = LAB_X1_Y12; Fanout = 2; COMB Node = 'CR1~1'
Info: 3: + IC(1.241 ns) + CELL(0.651 ns) = 2.773 ns; Loc. = LAB_X3_Y11; Fanout = 1; COMB Node = 'LessThan8~0'
Info: 4: + IC(0.160 ns) + CELL(0.499 ns) = 3.432 ns; Loc. = LAB_X3_Y11; Fanout = 7; COMB Node = 'LessThan8~1'
Info: 5: + IC(1.444 ns) + CELL(0.660 ns) = 5.536 ns; Loc. = LAB_X1_Y12; Fanout = 4; REG Node = 'cr_count[5]'
Info: Total cell delay = 2.180 ns ( 39.38 % )
Info: Total interconnect delay = 3.356 ns ( 60.62 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 0% of the available device resources
Info: Peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y0 to location X13_Y14
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info: Optimizations that may affect the design's routability were skipped
Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Found 4 output pins without output pin load capacitance assignment
Info: Pin "SH" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "RS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "CR1" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "CR2" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Generated suppressed messages file E:/Quartus Project/光电1801周久韧.20181109010.图像传感器驱动课程设计/TCD1206/TCD1206.fit.smsg
Info: Quartus II Fitter was successful. 0 errors, 2 warnings
Info: Peak virtual memory: 282 megabytes
Info: Processing ended: Mon Jul 26 00:15:57 2021
Info: Elapsed time: 00:00:04
Info: Total CPU time (on all processors): 00:00:02
+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in E:/Quartus Project/光电1801周久韧.20181109010.图像传感器驱动课程设计/TCD1206/TCD1206.fit.smsg.
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